JPS61268060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61268060A JPS61268060A JP10938485A JP10938485A JPS61268060A JP S61268060 A JPS61268060 A JP S61268060A JP 10938485 A JP10938485 A JP 10938485A JP 10938485 A JP10938485 A JP 10938485A JP S61268060 A JPS61268060 A JP S61268060A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に関し、特に、トランジスタ、ダ
イオード、抵抗、キャパシタ、インダクタ、線路および
これらを構成要素とするマイクロ波モノリシック集積回
路装＠ （Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏ −１ｉｔｈ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓでＭＭ
ＩＣと略称する）などにおいて、貫通孔（バイアホール
）を用いて接地を施す半導体装置に用いられる。
イオード、抵抗、キャパシタ、インダクタ、線路および
これらを構成要素とするマイクロ波モノリシック集積回
路装＠ （Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏ −１ｉｔｈ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓでＭＭ
ＩＣと略称する）などにおいて、貫通孔（バイアホール
）を用いて接地を施す半導体装置に用いられる。
ＭＭＩＣは従来のマイクロ波集積回路装置（ＭＩＣと略
称する）と比べ、トランジスタ、ダイオード。
称する）と比べ、トランジスタ、ダイオード。
抵抗、キャパシタ、インダクタ、伝送線路などの構成部
品をモノリシックに集積化できるため小形化、軽量化に
適するとともに、量産性、信頼性に優れるなどの長所が
あるので、鋭意開発が進められている。特に半絶縁性砒
化ガリウム（Ｓ、１．−ＧａＡｓ）を用いるＧａＡｓ
ＭＭＩＣは、ショットキ障壁電界効果トランジスタ（Ｍ
ＥＳＦＥＴ） 、ショットキダイオードあるいは抵抗な
どの動作層、オーム性接触用高電子濃度領域の形成に１
面内均一性ならびに再現性。
品をモノリシックに集積化できるため小形化、軽量化に
適するとともに、量産性、信頼性に優れるなどの長所が
あるので、鋭意開発が進められている。特に半絶縁性砒
化ガリウム（Ｓ、１．−ＧａＡｓ）を用いるＧａＡｓ
ＭＭＩＣは、ショットキ障壁電界効果トランジスタ（Ｍ
ＥＳＦＥＴ） 、ショットキダイオードあるいは抵抗な
どの動作層、オーム性接触用高電子濃度領域の形成に１
面内均一性ならびに再現性。
量産性に優れたイオン注入法を利用できるため。
すでにマイクロ波帯低雑音増幅器、電力増幅器などにお
いて良好な性能が得られている。さらに、高周波化、広
帯域化を図るにはＭＥＳＦＥＴの高性能化のみならず、
接地インダクタンスの低減が鍵と考えられ、これには基
体に貫通孔（バイアホール）を設は接地する手段が最も
有効である。
いて良好な性能が得られている。さらに、高周波化、広
帯域化を図るにはＭＥＳＦＥＴの高性能化のみならず、
接地インダクタンスの低減が鍵と考えられ、これには基
体に貫通孔（バイアホール）を設は接地する手段が最も
有効である。
以上、ＭＭＩＣの優秀性とバイアホールの必要性、有効
性につき述べたが、個別素子、例えば高周波電力トラン
ジスタ等においても、バイアホールが必要かつ有効であ
ることはいうまでもない。
性につき述べたが、個別素子、例えば高周波電力トラン
ジスタ等においても、バイアホールが必要かつ有効であ
ることはいうまでもない。
次に、ＧａＡｓ ＭＭＩＣにおけるＭＥＳＦＥＴを例に
とり、ＭＥＳＦＥＴのソースの接地にバイアホールを利
用した場合における１造を第３図により、また、その製
造方法を第４図ａ ＝ ｄによって説明する。
とり、ＭＥＳＦＥＴのソースの接地にバイアホールを利
用した場合における１造を第３図により、また、その製
造方法を第４図ａ ＝ ｄによって説明する。
第３図に断面図によって示されるＭＥＳＦＥＴ １００
において、１０１はＳ、１．−ＧａＡｓ基体、１０２は
前記基体の一方の主面側に形成されチャンネル領域とな
るｎ影領域、１０３Ｓはソース領域（高電子濃度ｎ影領
域、ｎ十領域） 、 １０３ｄはドレイン領域（ｎ十領
域）、１０４ｓ、 １０４ｄは夫々前記ソース領・域１
０３ｓ、 ドレイン領域１０３ｄに設けられたソース電
極、ドレイン電極、１０４ｇは前記ｎ影領域１０２にシ
ョットキ接触するゲート電極、１０５は配線電極でソー
ス電極１０４ｇ、 ドレイン電極１０４ｄに接続しか
つ、 基体１０１の前記一方の主面に延在し、この基体
に形成されたバイアホール１０６によって他方の主面（
裏面）に設けられた裏面配線電極１０７に接続させ接地
する。
において、１０１はＳ、１．−ＧａＡｓ基体、１０２は
前記基体の一方の主面側に形成されチャンネル領域とな
るｎ影領域、１０３Ｓはソース領域（高電子濃度ｎ影領
域、ｎ十領域） 、 １０３ｄはドレイン領域（ｎ十領
域）、１０４ｓ、 １０４ｄは夫々前記ソース領・域１
０３ｓ、 ドレイン領域１０３ｄに設けられたソース電
極、ドレイン電極、１０４ｇは前記ｎ影領域１０２にシ
ョットキ接触するゲート電極、１０５は配線電極でソー
ス電極１０４ｇ、 ドレイン電極１０４ｄに接続しか
つ、 基体１０１の前記一方の主面に延在し、この基体
に形成されたバイアホール１０６によって他方の主面（
裏面）に設けられた裏面配線電極１０７に接続させ接地
する。
次にこのＭＥＳＦＥＴを製造方法について第４図ａ〜ｄ
を参照し工程順に説明する。
を参照し工程順に説明する。
まず、Ｓ、１．−ＧａＡｓ基体１０１にチャンネル領域
となるｎ影領域１０２、高電子濃度ｎ影領域（ｎ＋領領
域のソース領域１０３ｓとドレイン領域１０３ｄを形成
する。
となるｎ影領域１０２、高電子濃度ｎ影領域（ｎ＋領領
域のソース領域１０３ｓとドレイン領域１０３ｄを形成
する。
前記ｎ影領域にはこれとオーム性接触するゲート電極１
０４ｇを例えばアルミニウムで形成し、ソース領域には
ソース電極１０４ｓを、また、ドレイン領域にはドレイ
ン電極１０４ｄを夫々白金／金ゲルマニウム合金で設け
、 ＭＥＳＦＥＴ １００を形成する（図ａ）。
０４ｇを例えばアルミニウムで形成し、ソース領域には
ソース電極１０４ｓを、また、ドレイン領域にはドレイ
ン電極１０４ｄを夫々白金／金ゲルマニウム合金で設け
、 ＭＥＳＦＥＴ １００を形成する（図ａ）。
次に、ソース電極１０４ｇ 、ドレイン電極１０４ｄに
接続する配線電極１０５を金／白金／チタニウムで構成
し、さらにＳ、１．−ＧａＡｓ基体１００を所定の厚さ
に調整する（図ｂ）。
接続する配線電極１０５を金／白金／チタニウムで構成
し、さらにＳ、１．−ＧａＡｓ基体１００を所定の厚さ
に調整する（図ｂ）。
次に、配線電極１０５のバイアホール接続予定域１０５
ａに対応する領域以外のＧａＡｓ基体裏面（前記各領域
、電極等が設けられた側の主面の反対側主面）を、例え
ばアルミニウムのマスク層１０８で被覆したのち、前記
配線電極１０５のバイアホール接続予定域１０５ａに対
応する部分に開孔１０８ａを設ける（図ｃ）。
ａに対応する領域以外のＧａＡｓ基体裏面（前記各領域
、電極等が設けられた側の主面の反対側主面）を、例え
ばアルミニウムのマスク層１０８で被覆したのち、前記
配線電極１０５のバイアホール接続予定域１０５ａに対
応する部分に開孔１０８ａを設ける（図ｃ）。
次に、Ｓ、１．−ＧａＡｓ基体１０１に対してハロゲン
化炭素、例えば四塩化炭素（ｃｃｇ、） 、フロン１２
ＣＣＣＱ、 Ｆ２）などを用いるリアクティブイオンエ
ツチング（Ｒ，１，Ｅ）等の異方性エツチングにより開
孔１０８ａから配線電極のバイアホール接続予定域１０
５ａに達するバイアホール１０６を設ける（図ｄ）。
化炭素、例えば四塩化炭素（ｃｃｇ、） 、フロン１２
ＣＣＣＱ、 Ｆ２）などを用いるリアクティブイオンエ
ツチング（Ｒ，１，Ｅ）等の異方性エツチングにより開
孔１０８ａから配線電極のバイアホール接続予定域１０
５ａに達するバイアホール１０６を設ける（図ｄ）。
次に、前記マスク層１０８を除去したのち、ソース電極
１０４ｓと接続する裏面電極１０７をバイアホール１０
６の側面を含めて例えば金で形成し、 このバイアホー
ル１０６を介してソース接地されたＭＥＳＦＥＴｌｏｏ
を得る（第３図）。
１０４ｓと接続する裏面電極１０７をバイアホール１０
６の側面を含めて例えば金で形成し、 このバイアホー
ル１０６を介してソース接地されたＭＥＳＦＥＴｌｏｏ
を得る（第３図）。
以上のＭＥＳＦＥＴはその製造方法からも明らかなよう
に、ＧａＡｓ基体に複数のバイアホールを設けるとき、
この基体に対するＲ、１．Ｈによるエツチング速度のば
らつき、または、ＧａＡｓ基体の厚さが一つの面内また
は異なる基体間に存在するばらつきに対・ してすべ
てのバイアホールを貫通させるために充分なエツチング
（オーバーエツチング）を施す必要から先に貫通したバ
イアホールでは配線電極がエツチングされるという半導
体装置に対する重大な問題がある。
に、ＧａＡｓ基体に複数のバイアホールを設けるとき、
この基体に対するＲ、１．Ｈによるエツチング速度のば
らつき、または、ＧａＡｓ基体の厚さが一つの面内また
は異なる基体間に存在するばらつきに対・ してすべ
てのバイアホールを貫通させるために充分なエツチング
（オーバーエツチング）を施す必要から先に貫通したバ
イアホールでは配線電極がエツチングされるという半導
体装置に対する重大な問題がある。
この発明は上記従来の半導体装置の問題点に鑑み、パイ
７ホールで接続する配線電極が不所望にエツチングされ
ない改良構造の半導体装置を提供する。
７ホールで接続する配線電極が不所望にエツチングされ
ない改良構造の半導体装置を提供する。
この発明にかかる半導体装置は、半導体基体に設けられ
た貫通孔によってこの基体の両主面の電極が電気的に接
続された半導体装置において、半導体基体（１０１）の
一方の主面上に貫通孔（１０６）を覆って設けられこの
基体よりも異方性エツチングに対して著るしくエツチン
グ速度の遅い第１の電極（１１）と、前記主面側にて第
１の電極（１１）に接続する第２の電極（１２）と、前
記貫通孔を介して第１の電極に接続する第３の電極（１
３）とを備えたことを特徴とする特 〔発明の実施例〕 以下、この発明の一実施例につき第１図ないし第２図を
参照して詳細に説明する。なお、説明において従来と変
わらない部分には図中に従来と同じ符号を付けて示し、
説明を省略する。
た貫通孔によってこの基体の両主面の電極が電気的に接
続された半導体装置において、半導体基体（１０１）の
一方の主面上に貫通孔（１０６）を覆って設けられこの
基体よりも異方性エツチングに対して著るしくエツチン
グ速度の遅い第１の電極（１１）と、前記主面側にて第
１の電極（１１）に接続する第２の電極（１２）と、前
記貫通孔を介して第１の電極に接続する第３の電極（１
３）とを備えたことを特徴とする特 〔発明の実施例〕 以下、この発明の一実施例につき第１図ないし第２図を
参照して詳細に説明する。なお、説明において従来と変
わらない部分には図中に従来と同じ符号を付けて示し、
説明を省略する。
第１図に断面図によって示されるＭＥＳＦＥＴ １０に
おいて、１１は第１の電極で、このＭＥＳＦＥＴのｎ影
領域１０２． ｎ十形領域１０３！ｌ、 １０３ｄが
形成されている側の主面上に、バイアホール１０６のこ
の主面への開孔を覆って設けられている。この第１の電
極１１は基体１０１の異方性エツチング、例えばリアク
ティブイオンエツチング（Ｒ，１，Ｅ）に対して著るし
くエツチング速度の遅い金属の一例のアルミニウムで形
成されている。また、この第１の電極１１に接続させる
ため、例えば積層させて形成された第２の電極１２（配
線電極）は延在された一部でソース電極１０４ｓ 、ド
レイン電極１０４ｄに積層接続し形成されている。また
、この第２の電極は従来の配線電極１０５と同じ材質の
金／白金／チタニウムでなる。
おいて、１１は第１の電極で、このＭＥＳＦＥＴのｎ影
領域１０２． ｎ十形領域１０３！ｌ、 １０３ｄが
形成されている側の主面上に、バイアホール１０６のこ
の主面への開孔を覆って設けられている。この第１の電
極１１は基体１０１の異方性エツチング、例えばリアク
ティブイオンエツチング（Ｒ，１，Ｅ）に対して著るし
くエツチング速度の遅い金属の一例のアルミニウムで形
成されている。また、この第１の電極１１に接続させる
ため、例えば積層させて形成された第２の電極１２（配
線電極）は延在された一部でソース電極１０４ｓ 、ド
レイン電極１０４ｄに積層接続し形成されている。また
、この第２の電極は従来の配線電極１０５と同じ材質の
金／白金／チタニウムでなる。
さらに、前記第１．第２の各電極１１．１２が設けられ
ている側の主面と反対側の主面（裏面）に設けられると
ともに、バイアホール１０６の側面に被着し第１の電極
１１に接続し接地する第３の電極１３が例えば金で形成
されている。
ている側の主面と反対側の主面（裏面）に設けられると
ともに、バイアホール１０６の側面に被着し第１の電極
１１に接続し接地する第３の電極１３が例えば金で形成
されている。
次にこのＭＥＳＦＥＴを製造方法につき第２図ａ ”
ｆを参照して工程順に説明する。
ｆを参照して工程順に説明する。
まず、Ｓ、１．−ＧａＡｓ基体１０１にチャンネル領域
となるｎ影領域１０２、高電子濃度ｎ影領域（ｎ十領域
）のソース領域１０３ｓとドレイン領域１０３ｄを形成
する。
となるｎ影領域１０２、高電子濃度ｎ影領域（ｎ十領域
）のソース領域１０３ｓとドレイン領域１０３ｄを形成
する。
前記ｎ影領域にはこれとオーム性接触するゲート電極１
０４ｇを例えばアルミニウムで形成し、ソース領域には
ソース電極１０４ｓを、また、ドレイン領域にはドレイ
ン電極１０４ｄを夫々白金／金ゲルマニウム合金で設け
１ＭＥＳＦＥ７１０を形成する（図ａ）。
０４ｇを例えばアルミニウムで形成し、ソース領域には
ソース電極１０４ｓを、また、ドレイン領域にはドレイ
ン電極１０４ｄを夫々白金／金ゲルマニウム合金で設け
１ＭＥＳＦＥ７１０を形成する（図ａ）。
次に、少なくともパイ７ホール形成予定域を含むＧａＡ
ｓ基体１００上にこの基体に比べて異方性エツチング、
例えばリアクティブイオンエツチングＲ，Ｉ 、Ｅ 、
に対し著るしくエツチング速度の遅い第１の電極１１を
例えばアルミニウムで形成する（図ｂ）。
ｓ基体１００上にこの基体に比べて異方性エツチング、
例えばリアクティブイオンエツチングＲ，Ｉ 、Ｅ 、
に対し著るしくエツチング速度の遅い第１の電極１１を
例えばアルミニウムで形成する（図ｂ）。
次に、少なくともソース電極と接続する第２の電極１２
（配線電極）を第１の電極１１の上に一部積層接続させ
て形成する（図Ｃ）。
（配線電極）を第１の電極１１の上に一部積層接続させ
て形成する（図Ｃ）。
ついで、ＧａＡｓ基体１００を所定の厚さ１例えば５０
〜２００／Ｊｌｌに調整したのち、この基体の裏面のバ
イアホール形成予定域に開孔１０８ａを有し、かつ裏面
を被覆するマスク層１０８を形成する。 このマスク層
は例えば厚さ０．５〜５ｐのアルミニウム層でよい（図
ｄ）。
〜２００／Ｊｌｌに調整したのち、この基体の裏面のバ
イアホール形成予定域に開孔１０８ａを有し、かつ裏面
を被覆するマスク層１０８を形成する。 このマスク層
は例えば厚さ０．５〜５ｐのアルミニウム層でよい（図
ｄ）。
次のバイアホールのエツチング形成手段は従来の技術に
ついて第４図ｄによって説明したところと変わらないが
、バイアホール１０６の底面が第１の電極１１のアルミ
ニウムであるため、かかる基板に対する異方性エツチン
グに対してはエツチング速度が異常に遅いのでオーバー
エツチングにならず、従って、配線電極である第２の電
極１２はエツチングされることはない（図ｅ ） ａ次
に、マスク層１０８を除去した（図ｆ）のち。
ついて第４図ｄによって説明したところと変わらないが
、バイアホール１０６の底面が第１の電極１１のアルミ
ニウムであるため、かかる基板に対する異方性エツチン
グに対してはエツチング速度が異常に遅いのでオーバー
エツチングにならず、従って、配線電極である第２の電
極１２はエツチングされることはない（図ｅ ） ａ次
に、マスク層１０８を除去した（図ｆ）のち。
この裏面側に金の蒸着を施して第３の電極１３を形成す
る。 この電極はバイアホール１０６の側面を経てバイ
アホール底の第１の電極１１を介して第２の電極】２に
電気的に接続し接地が達成される（第１図）。
る。 この電極はバイアホール１０６の側面を経てバイ
アホール底の第１の電極１１を介して第２の電極】２に
電気的に接続し接地が達成される（第１図）。
上に述べたように、第１の電極を備えることによって第
２の電極（配線電極）が不所望にエツチングされないの
で、ＭＥＳＦＥＴの電気的特性が損ぜられることがなく
、良好な品質が維持できる利点がある。また、製造にあ
たって、ＧａＡｓ基体のエツチング速度およびＧａＡｓ
基体の厚さのいずれも非常に精密に制御する必要がない
。
２の電極（配線電極）が不所望にエツチングされないの
で、ＭＥＳＦＥＴの電気的特性が損ぜられることがなく
、良好な品質が維持できる利点がある。また、製造にあ
たって、ＧａＡｓ基体のエツチング速度およびＧａＡｓ
基体の厚さのいずれも非常に精密に制御する必要がない
。
また、上記実施例においてはＧａＡｓ ＭＭＩＣを例示
して説明したが、これに限られるものでなく、例えばト
ランジスタ、ダイオード、抵抗、キャパシタ、インダク
タ、伝送線路などに適用してもよく。
して説明したが、これに限られるものでなく、例えばト
ランジスタ、ダイオード、抵抗、キャパシタ、インダク
タ、伝送線路などに適用してもよく。
半導体材料もＧａＡｓに限られず、例えはインジウムリ
ン（ＩｎＰ） 、ガリウムアルミニウム砒素（ＧａＡＪ
！Ａｓ） 。
ン（ＩｎＰ） 、ガリウムアルミニウム砒素（ＧａＡＪ
！Ａｓ） 。
インジウムガリウム砒素（ＩｎＧａＡｓ）等にも適用で
“きる。
“きる。
さらに、異方性エツチングとしてＲ，１，Ｅを例示した
が、イオンミリング、増速イオンエッチング等によって
もよい。
が、イオンミリング、増速イオンエッチング等によって
もよい。
また、異方性エツチングに対し著しくエツチング速度の
遅い第１の金属としてアルミニウムを例示したが、他の
金属、例えばニッケル等を用いてもよい。
遅い第１の金属としてアルミニウムを例示したが、他の
金属、例えばニッケル等を用いてもよい。
以上述べたようにこの発明によれば、バイアホールを接
地に用いる半導体装置において、バイアホールに接続す
る配線電極が不所望にエツチングされない構造に形成さ
れてなることから品質が良く、製造が容易な半導体装置
を提供できる顕著な利点がある。
地に用いる半導体装置において、バイアホールに接続す
る配線電極が不所望にエツチングされない構造に形成さ
れてなることから品質が良く、製造が容易な半導体装置
を提供できる顕著な利点がある。
第１図はこの発明にかかる一実施例の半導体装置の断面
図、第２図ａ ＝ ｆは第１図の半導体装置の製造方法
を工程順に示すいずれも断面図、第３図は従来例の半導
体装置の断面図、第４図ａ ＝ ｄは第３図の半導体装
置の製造方法を工程順に示すいずれも断面図である。 １０・・・・・・ＭＥＳＦＥＴ １１・・・・・・第１の電極 １２・・・・・・第２の電極（配線電極）１３・・・・
・・第３の電極 １０１−− Ｓ 、 Ｉ 、 −Ｇ ａ Ａ ５１０２
・・・・・・ｎ影領域（チャンネル領域）１０３ｓ・・
・・・・ソース領域（高電子濃度ｎ十形領域）１０３ｄ
・・・・・・ドレイン領域（高電子濃度ｎ十形領域）１
０４ｓ・・・・・・ソース電極 １０４ｄ・・・・・・ドレイン電極 １０４ｇ・・・・・・ゲート電極 １０６・・・・・・バイアホール（基板の貫通孔）代理
人 弁理士 井 上 −男 第゛２図 第 ２ 図
図、第２図ａ ＝ ｆは第１図の半導体装置の製造方法
を工程順に示すいずれも断面図、第３図は従来例の半導
体装置の断面図、第４図ａ ＝ ｄは第３図の半導体装
置の製造方法を工程順に示すいずれも断面図である。 １０・・・・・・ＭＥＳＦＥＴ １１・・・・・・第１の電極 １２・・・・・・第２の電極（配線電極）１３・・・・
・・第３の電極 １０１−− Ｓ 、 Ｉ 、 −Ｇ ａ Ａ ５１０２
・・・・・・ｎ影領域（チャンネル領域）１０３ｓ・・
・・・・ソース領域（高電子濃度ｎ十形領域）１０３ｄ
・・・・・・ドレイン領域（高電子濃度ｎ十形領域）１
０４ｓ・・・・・・ソース電極 １０４ｄ・・・・・・ドレイン電極 １０４ｇ・・・・・・ゲート電極 １０６・・・・・・バイアホール（基板の貫通孔）代理
人 弁理士 井 上 −男 第゛２図 第 ２ 図
Claims (1)
- 半導体基体に設けられた貫通孔によってこの基体の両主
面の電極が電気的に接続された半導体装置において、半
導体基体の一方の主面上に貫通孔を覆って設けられ前記
基体よりも異方性エッチングに対して著るしくエッチン
グ速度の遅い第１の電極と、前記主面側にて第１の電極
に接続する第２の電極と、前記貫通孔を介して第１の電
極に接続する第３の電極とを備えたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109384A JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109384A JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268060A true JPS61268060A (ja) | 1986-11-27 |
| JPH079980B2 JPH079980B2 (ja) | 1995-02-01 |
Family
ID=14508870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109384A Expired - Lifetime JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079980B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123418A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 半導体装置の製造方法 |
| US5206059A (en) * | 1988-09-20 | 1993-04-27 | Plasma-Technik Ag | Method of forming metal-matrix composites and composite materials |
| JP2008282489A (ja) * | 2007-05-11 | 2008-11-20 | Dainippon Printing Co Ltd | サスペンション用基板 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214385A (en) * | 1975-06-30 | 1977-02-03 | Varian Associates | Microwave fet substrate penetrating electrode contactor |
| JPS5671938A (en) * | 1979-11-19 | 1981-06-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS594174A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5961073A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-05-23 JP JP60109384A patent/JPH079980B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214385A (en) * | 1975-06-30 | 1977-02-03 | Varian Associates | Microwave fet substrate penetrating electrode contactor |
| JPS5671938A (en) * | 1979-11-19 | 1981-06-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS594174A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5961073A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123418A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 半導体装置の製造方法 |
| US5206059A (en) * | 1988-09-20 | 1993-04-27 | Plasma-Technik Ag | Method of forming metal-matrix composites and composite materials |
| JP2008282489A (ja) * | 2007-05-11 | 2008-11-20 | Dainippon Printing Co Ltd | サスペンション用基板 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079980B2 (ja) | 1995-02-01 |
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