JPS63204742A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に２種以上
の回路素子より構成される集積回路の絶縁膜の形成方法
に関するものである。

［従来の技術］ 化合物半導体、特にＧａＡｓ集積回路（ＩＣ）は高周波
領域においＣ侵れた低雑音特性を示し、現在民生用機器
等への応用の観点から活発に開発が進められている。

第３図は代表的なＧａＡＳのＩＣの概略製造工程図であ
る。

以下、図を参照して製造方法について説明する。

ＧａＡＳよりなる半導体基板１に選択イオン注入法によ
って所望の位置に能動層（高濃度層も含む）２？Ｆを形
成し、熱処理にて活性化させる。（の俊、リフトオフ法
等により半導体基板１とオーミック接触をなす、たとえ
ばＡｕ　（３ｅ−Ｎｉ等の金属でオルミック電極４をＦ
ＥＴのソース・ドレイン電極として形成し、また半導体
基板１とショットキー接触をなり、たとえばＡｌ１等の
金属でショットキー電極３をＦＥＴのグー１〜電極やフ
ンデンサの下層電極として形成する（第３図（ａ　）参
照）。

次にショットキー電極３およびオーミック７１！極４上
を含み、半導体基板１上全面にたとえば３ｉ０２の絶縁
＋＋！Ｊｉｏを形成した後、エツチングによって所望の
パターンとする（第３図（ｂ）参照）。

この絶縁膜１０は半導体表面の保′Ｊ！！膜や多層配線
およびコンデンサの居間絶縁膜を兼ねるものである。

最俵に、たとえばＴ＋−Ｐｔ−△Ｕよりなる第２層配線
９を所望の位置にリフトオフ法で形成する。この第２層
配線９はＦＥＴのゲート部分の接続やコンデン＋ｆの上
層金属として各要素間の配線を行なうものであるが、必
要があればメッキ層１１を施しざらに膜厚を厚くする（
第３図（Ｃ）参照）。

［発明が解決しようとする問題点］ 上記のような従来の製造方法では、形成される絶縁膜の
特性に問題点を有する。第４図は上記ＩＣの等価回路を
示した図である。

一般的にＱａ　ＡＳのＩＣにおいては第４図のこと＜Ｆ
ＥＴ、コンデンナ等の回路素子より構成されているが、
本来これらの回路素子に対して要求される絶縁膜の特性
は互いに相反しているにもかかわらず、上述のごとく絶
縁膜としては１種類しか用いられていないのである。こ
れは主として製造工程を簡略化するためであるが、ＩＣ
本来の機能上からはＦＥＴにおいては特性向上の妨げと
なる寄生容量を低減させるために誘電率の小さな膜が、
コンデンサにおいてはチップ面積を縮小するために小面
積で大きな容量が得られる誘電率の大きな絶縁膜がそれ
ぞれ適している。

そこでコンデンリ部分の絶縁膜のみをたとえば−ｒａｚ
ｏｓ等の誘電率の高い膜にすることが試みられている。

第５図〜第７図は誘電率の異なる絶縁膜をコンデンサま
わりに適用した場合の断面図であり、第５図は理想状態
、第６図（１３よび第７図は従来技術によるものである
。

図において、コンデンサを構成するショットキー電極３
と第２層配線９とに挾まれた部分には高誘電率絶縁！ｌ
！３５が形成されて容量増大に貢献し、その横の部分に
は低誘電率絶縁膜７が形成されて寄生容量低減に貢献し
ている。

ところが、従来のｌ！ｌ造方法では誘電率の低い膜を形
成した１ｐ１スパッタ蒸着法または電子ビーム蒸着法と
リフトオフ法とを組合わぜて誘電率の高い膜を形成する
がさらに以下のような問題点を有する。

■　高誘電率の絶縁膜どして、リフトオフ法が適用でき
る低湛成艮法（スパッタＳ構法や電子ビーム蒸着法等）
しか使用できない。

■　高誘電率絶縁膜５を低誘電率絶縁膜７の厚さに揃え
゛Ｃ形成することが難しくて段差を生じ易く、第２層配
線部９に断線部１２が発生して断線し易くなる（第６図
参照）。

■　高誘電率絶縁膜５の形成時のバターニングで低誘電
率絶縁膜７にアンダーカットを与えて、両絶縁膜間に隙
間が発生しその隙間に第２層配線９が一部入り込み、シ
ミツトキー電極３との間で短絡し易くなるので生産性が
低下する（第７図参照）。

この発明はかかる問題点を解決するためになされたもの
で、２種以上の回路素子の特性に応じた絶縁膜を精度良
く確実に形成でさる半導体装置の製造方法を提供するこ
とを目的とする。

［問題点を解決するための手段］ この発明に係る半導体装置の製造方法は、半導体１Ｊ板
上に第１の絶縁膜を形成してパターニングした後、その
上を含み半導体基板上全面に第２の絶縁膜を形成する。

さらに第２の絶縁膜を第１の絶縁膜が露出するまで除去
して平坦にした後、その上に配線層を形成するものであ
る。

［作用］ この発明においては第２の絶縁膜を第１の絶縁膜上を含
み全面に形成した後除去して平坦にするので、第１の絶
縁膜と第２の絶縁ｆｌｌＪとは隙間なくしかも段差なく
形成できる。したがって、侵工程においてそれらの上に
形成する配線層に１１７ｉ線や短絡現象が生じず、信頼
のおける高性能な半導体装置が製造できる。

［実施例］ 第１図はこの発明の一実施例における概略製造工程図で
ある。

以下、図を参照してこの発明の製造方法について説明す
る。

たとえば、Ｑａ　Ａｓよりなる半導体基板１に選択イオ
ン注入法および熱処理を行なうことによって能動層２を
形成し、さらに従来技術と同じくリフトオフ法等により
ショットキー電極３およびオーミック電極４を形成する
。その後全面に高誘電率絶縁ＩＩ５を形成するが、この
形成方法としては半導体基板１上には熱に弱いレジスト
パターン等がないのでＣＶＤ法を含め既存のすべての方
法が使用できる。高誘電率絶縁１ｇｌ５上にレジスト６
を形成し、コンデンサ等の高誘電率絶縁膜が必要な部分
以外のレジストをパターニングして除去する（第１図（
ａ）参照）。

次にバターニングされたレジスト６をマスクとして露出
した高誘電率絶縁膜５をエツチング除去した後、たとえ
ばポリイミド（ＰｒＱ）よりなる低誘電率絶縁膜７を全
面に塗Ｉ「する、、　ｒ：）　Ｉ　Ｑは液体であるため
下地の段差は多少反映するが、その程度は少ないばかり
か、既に形成されている部分を隙間なく充填することが
できる。残った多少の段差部には後工程の便宜のため、
レジスト・８を充填してほぼ上面を平坦にする（第１図
（ｂ　）参照）最後に、レジスト・８を含み低誘電率絶
縁膜７の上面から高誘電率絶縁膜５が露出するまでエッ
チバック法等で平坦化し、所望位置に間口を設けた模り
フトオフ法等によって第２層配線９を形成して完成する
（第１図（Ｃ）参照）。

第２図は上記第１図（Ｃ）におけるＩＣの雪１１！５回
路を示した図であるが、ＦＥＴの絶Ｒ膜は低誘電率にコ
ンデンナ部分の絶縁膜は高誘電率に４１つでいることが
ホされている。

＜Ｚお、上記実施例では、半導体基板としてＱａへＳの
化合物半導体を例にしているが他の化合物半導体であっ
ても、またシリコン基板等の単一元素よりなる半導体基
板であってもよい。

また、上記実施例では、低誘電率絶縁膜としてＰＩＱを
用いているが他の液状の有機絶縁膜であっても同様の効
果を奏する。

さらに、上記実施例では平坦化の便宜のためにレジスト
８を形成しているが、平坦化の方法によっては不要とで
きる。

Ｌ発明の効果］ この発明は以上説明したとおり、回路素子特性に応じた
絶縁膜を精度良く確実に形成できるので、ＩＣを高性能
化しつつチップ面積を縮小することができる効果がある
。

また、高誘電率絶縁膜の形成方法として、前工程にレジ
スト等の形成を含んでいないので熱影費を考慮する必要
がなく、既存のすべての方法が利用でさる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例における概略製造工程図、
第２図は第１図による完成ＩＣの等価回路を示した図、
第３図は代表的なＩＣの概略製造工程図、第４図は第３
図による完成ＩＣの等価回路を示した図、第５図〜第７
図は誘電率の異なる絶縁膜をコンデンサまわりに適用し
た場合の断面図である。 図において、１は半導体基板、３はショツ［・キー電極
、４はオーミック電極、５は高誘電率絶縁膜、６はレジ
スト、７は低誘電率絶縁膜、９は第２層配線である。 なお、各図中同一符号は同一または相当部分をホブ。 萬１図 Ａ に一→ 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 　絶縁膜を介して機能する２種以上の回路素子より構成
   される半導体装置の製造方法であつて、半導体基板上に
   所望の電極を形成する工程と、前記電極上を含み、前記
   半導体基板上に第１の絶縁膜を全面に形成する工程と、 前記第１の絶縁膜をパターニングする工程と、パターニ
   ングされた前記第１の絶縁膜上および前記電極上を含み
   、前記半導体基板上に第２の絶縁膜を全面に形成する工
   程と、 前記第２の絶縁膜を前記第１の絶縁膜が露出するまで除
   去して平坦にする工程と、 平坦化された前記第１の絶縁膜および前記第２の絶縁膜
   上に配線層を形成する工程とを備えた、半導体装置の製
   造方法。