JPH07161762A - 半導体デバイス - Google Patents

半導体デバイス

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JPH07161762A
JPH07161762A JP23351094A JP23351094A JPH07161762A JP H07161762 A JPH07161762 A JP H07161762A JP 23351094 A JP23351094 A JP 23351094A JP 23351094 A JP23351094 A JP 23351094A JP H07161762 A JPH07161762 A JP H07161762A
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JP
Japan
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semiconductor
connection
recess
semiconductor device
connection point
Prior art date
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Pending
Application number
JP23351094A
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English (en)
Inventor
Ronald Dekker
デッカー ロナルド
Henricus G R Maas
ホデフリダス ラファエル マース ヘンリカス
Dirk J Gravesteijn
ヤン フラーフェステーイン ディルク
Martinus P J G Versleijen
ピエテル ヨハンネス ヘラルダス フェールスレーイエン マルティヌス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
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Publication date
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Abstract

(57)【要約】 【目的】 メサ構造の半導体デバイスの小形化によるボ
ンドパッド間が短絡しないようにする。 【構成】 本発明は、半導体本体１の表面４に隣接して
接続点２，３を有する半導体素子を具え、この素子が表
面４に形成した第１くぼみ５により横方向に分離され、
且つ囲まれ、前記表面４と、前記第１くぼみを成す壁部
６及び底部７とが絶縁層８で覆われ、前記接続点２，３
が前記表面４上の絶縁層８に形成され、これらの接続点
が導体トランジスタ１０，１１に接続され、これらの導
体トラックが前記接続点２，３を前記壁部６を横切って
前記くぼみの底部７における関連する接続面に接続する
ようにした半導体デバイスに関する。本発明によれば、
前記半導体本体の表面４に前記第１くぼみによって囲ま
れる１個又は数個の第２くぼみ５０を設け、第１及び第
２くぼみ５，５０の各底部７，５７に１つの接続面１
２，１３だけを位置させ、この接続面を導体トラック１
０，１１を介して前記表面４上の接続点２，３に接続す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は接続点を有する半導体素
子を含む半導体本体を有し、半導体素子が半導体本体の
表面に隣接しており、且つこの半導体素子が前記表面に
おける第１くぼみにより横方向にて分離されていると共
に囲まれており、前記くぼみが壁部と底部とにより形成
され、前記半導体本体の表面及び前記くぼみの壁部と底
部が絶縁層で覆われ、前記接続点が前記半導体本体の表
面上の絶縁層に形成され、且つこれらの接続点が導体ト
ラックに接続され、これらの導体トラックが前記接続点
を、前記くぼみの壁部を横切って前記接続点に関連する
と共に前記くぼみの底部に位置する接続面に接続する半
導体デバイスに関するものである。
【０００２】
【従来の技術】斯種のデバイスはメサ分離構造の半導体
デバイスとしても既知である。半導体本体の表面に隣接
し、且つ実際にはくぼみによって囲まれる半導体本体の
上側部分は、この上側と、くぼみの壁部と、この壁部の
隣りの底部とでメサ構造（以下単に「メサ」とも称す
る）を成す。半導体素子はこのメサ内に部分的に位置さ
せることができる。メサの上側に存在する半導体素子の
接続点は、例えばトランジスタや、ダイオードや、又は
サイリスタの如きスイッチング素子の例えばベース、エ
ミッタ、コレクタ、ソース、ドレイン、アノード又はカ
ソード領域或はゲート電極用の接続点を形成する。半導
体素子には斯種のスイッチング素子や、抵抗領域及びコ
ンデンサを幾つか設けることができる。一般に、接続点
は、メサの上側を覆う絶縁層にあけた接点孔により形成
される。これらの接点孔を経てメサ内の半導体又は導体
領域は導体トラックに接続される。接続点は導体トラッ
クにより接続面、即ちボンドパッドに電気的に接続され
る。なお、ボンドパッドは導体トラックと同じ材料製と
するのが普通である。一般に、半導体素子の各接続点
は、それ固有のボンドパッドを有している。従って、例
えばエミッタ接続点はエミッタボンドパッドに接続す
る。ボンドパッドは、例えばボンドワイヤ又は接点隆起
部、所謂パンプを介してリードフレームの接続脚部との
電気的接触をさせる働きをする。ボンドパッドは斯様な
接触をし易くするために比較的大きくする。従って、ボ
ンドパッドはメサの隣のくぼみの底部に位置させ、メサ
の頂部における半導体本体の表面に直接設けないように
する。比較的大きなボンドパッドをメサの上側、即ち半
導体素子の上に設けることはメサを大きくすることにな
り、これにより半導体素子におけるキャパシタンスが比
較的高くなるために、半導体素子が例えば高周波用には
適さなくなる。
【０００３】日本の特許抄録第１６巻第３３０号〔４−
１９９７１９〕にはメサ構造の半導体素子として高電子
移動度トランジスタ（ＨＥＭＴ）を有する冒頭にて述べ
た種類の半導体デバイスが開示されている。このトラン
ジスタのゲート、ソース及びドレイン用の接続点はメサ
の上側における半導体本体の表面上にある。これらの接
続点は導体トラックを介してくぼみの底部、即ちメサの
隣のボンドパッドに接続される。
【０００４】
【発明が解決しようとする課題】実際上、小形化が進に
つれて、半導体デバイスの細部は一層小さく製造され
る。従来の半導体デバイスの欠点は、半導体本体を小形
化して製造することにより、半導体素子のボンドパッド
間が短絡するために製造不良を伴なうということにあ
る。
【０００５】本発明の目的は上述したような欠点が生じ
ないように冒頭にて述べた半導体デバイスを設計するこ
とにある。
【０００６】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の半導体デバイスにおいて、１つ又は数個の他の第
２くぼみを前記半導体本体の表面内で、前記第１のくぼ
みによって囲まれるように設け、第１及び第２の各くぼ
みの底部には１つの接続面だけが存在し、この接続面が
導体トラックを経て半導体本体の表面上の接続点に接続
されるようにしたことを特徴とする。
【０００７】前記第１及び第２くぼみは互いに併合せ
ず、これらのくぼみは互いに直接接続される接続部を有
していない。メサの上側が占める表面積は前記第２くぼ
みを持たないメサの表面積よりも小さくするのが好適で
ある。従来のデバイスでの接続面間の短絡は、これらの
接続面に接続点を接続する導体トラックが短絡すること
により起こることを確めた。本発明は、短絡はくぼみの
壁部に２つ以上の導体トラックが存在する場合に起こる
という認識に基づいて成したものである。短絡はくぼみ
の壁部上の導体トラック間にて起こることを確かめた。
特に、ホトレジストをパターン化し、導電層を例えば反
応性イオンエッチング（ＲＩＥ）によりエッチングする
ことにより壁部上に形成する導体トラックは短絡しがち
である。ホトレジストの照射又は導電層のエッチング処
理が、くぼみの比較的急勾配の壁部のために不完全に行
われると、導電層の残余物が壁部上の導体トラック間に
残存し、これにより壁部上の導体トラックが短絡される
ことになる。連続する導電層が壁部上のメサの周囲全体
に形成されることもある。本発明による手段では、各く
ぼみに１つの接続面だけを存在させ、この接続面を１つ
の導体トラックによりメサの上側の１つの接続点に接続
するようにする。くぼみの壁部上には１つの導体トラッ
クしかないので、他のトラックとの短絡は起り得なくな
る。第１及び第２のくぼみが互いに完全に分離され、即
ちこれらを互いに接続する接続部がないから、異なるく
ぼみ内の導体トラック間が短絡することは有り得ない。
【０００８】なお、半導体素子、例えばトランジスタに
エミッタ接続点のような接続点を設け、この接続点を多
数の個別の領域、この場合にはエミッタ領域に対する複
数の接点孔とすることができる。このような場合に、エ
ミッタ領域の複数の接点孔は相俟ってトランジスタのエ
ミッタ接続点を形成する。別々のエミッタ領域の接点孔
は導電トラックによりくぼみ内における１つの接続面に
接続することができる。
【０００９】導体トラックはアルミニウム又はポリシリ
コンのような種々の材料で形成することができる。金を
含有する導体トラックは抵抗値が低く、半導体素子のス
イッチング周波数を高くすることができる。ボンドパッ
ドも金を含有する合金で作ると、ボンドパッドと金のボ
ンドワイヤとの間、又は接続面とハウジングの接続脚部
との間を接続するのに広く用いられているようなバンプ
間に腐蝕の問題がなくなる。貴金属である金の重大な性
質は、金を含有する層は比較的エッチング特性が劣ると
いうことにあり、このために、従来のデバイスの小形化
を進めると、導体トラック間が短絡し易くなる。このよ
うな問題は本発明によるデバイスでは起らない。
【００１０】本発明の好適例では、くぼみの壁部と底部
とが成す再度が５０°以上となるようにする。このよう
にすれば、、メサ構造がシャープに形成され、これによ
り半導体素子における寄生キャパシタンスが小さくな
る。本発明によるデバイスによれば、くぼみの壁部と底
部とが成す角度が斯様な鋭角を成すようにしても導体ト
ラックの短絡問題は起こらない。
【００１１】さらに本発明の好適例では、導体トラック
を半導体本体の表面上と、くぼみの底部上でのみパター
ン化する。この場合、くぼみの壁部上の導体トラックは
パターン化しないで、この壁部全体は導電層で覆われる
ようにする。このようにしても、半導体デバイスが特殊
な構造をしているから、ボンドパッド間には短絡は起こ
らない。
【００１２】さらに本発明の他の好適例では、前記半導
体素子の他の接続点をその接続面と一緒にくぼみの底部
に形成するようにする。前記くぼみの底部における前記
接続点は例えば、縦形トランジスタのコレクタ接点用の
接続点又は半導体本体用の接続点とすることができる。
この例の利点は、半導体素子の他の接続点を、メサ構造
を大きくする必要なく、半導体本体の片側から簡単に接
続し得ることにある。この場合、前記他の接続点は導体
トラックを経てくぼみの底部における付随する接続点に
相互接続される。従って、異なる接続点に対する２つの
接続面は斯かるくぼみの底部上にあり、即ち或る接続点
に対する接続面はメサの頂部にあり、他の接続点に対す
る接続面はくぼみの底部に存在する。このくぼみの底部
には２つの接続面があるにも拘わらず、このくぼみの壁
部には１つの導体トラックがあるだけであり、即ちこの
導体トラックは表面に隣接する接続点をくぼみの底部に
おける接続面に接続する。従って、底部上の２つの接続
面間には短絡は起り得ない。
【００１３】本発明の他の好適例では、前記半導体素子
がダムによって相互接続される多数の半導体サブ素子を
備え、これらの半導体サブ素子及びダムが前記第２くぼ
みを囲むようにする。この例の半導体サブ素子は、例え
ば複数一緒になって１つの大きなスイッチング素子を形
成するような小形のスイッチング素子である。ダムは一
般に、半導体本体の表面と同じレベルの上側表面と一緒
に半導体材料の比較的薄い細条で構成し、これをくぼみ
の底部から延在させる。この例は特に、例えば周波数範
囲及び所要電力の如き設計上の諸要求のために、比較的
小形の半導体素子を必要とする場合に有利である。この
場合の接続面の寸法は半導体素子の接続面に比べて比較
的大きくする。半導体素子を多数の半導体サブ素子に分
割するので、サブ素子の寸法が比較的小さくなるため、
所定の設計上の諸要求を適えることができ、それにも拘
わらず、導体トラック間の短絡を伴なう問題は起こらな
い。半導体サブ素子は例えば並列に接続して、１つの半
導体素子を形成するようにすることができる。本例の半
導体デバイスはハチの巣構造のメサとすることができ
る。この場合、ハチの巣の壁部がダムを形成し、各半導
体サブ素子は、これら壁部の交点に位置させる。
【００１４】本発明の他の好適例では、前記半導体素子
が前記接続点としてベース及びエミッタ接点を有するト
ランジスタを構成し、エミッタ接点用の接続面が前記第
１くぼみ内に位置し、且つベース接点用の接続面が前記
第２くぼみ内に位置するようにする。この例の利点はエ
ミッタ接続点の接続面に対する位置付けの可能性を広げ
られることにある。エミッタ用の接続面は半導体素子の
まわりの任意所望位置とすることができ、又１つ以上の
エミッタ接続面を簡単に形成することもできる。このこ
とは比較的高周波のトランジスタにとって特に重要なこ
とである。その理由は、エミッタ接続面とリードフレー
ムの接続脚部との間の接続部の長さがインピーダンスを
形成し、これがトランジスタの高周波特性に悪影響を及
ぼすからである。実際上、エミッタインピーダンスの増
加は帰還量を増やし、トランジスタの利得を低下させ
る。エミッタ接続面とリードフレームの接続脚部との間
の接続部の長さはエミッタに属する接続面の位置を適当
に選定することにより小さくすることができる。エミッ
タ用の幾つかの接続面を用い、これらの接続面をリード
フレームの接続脚部に並列に接続するようにすることも
できる。トランジスタのエミッタ側のインピーダンスを
こうした手段によって低くして、トランジスタの高周波
特性を良好とすることができる。
【００１５】以下図面を参照して本発明を説明する。各
図は概略的に示したものであり、実寸図示したものでは
ない。又、それぞれの図面中、対応する部分には同じ参
照番号を付して示してある。
【００１６】本発明を実施例につき説明する前に、先ず
メサ構造に半導体素子を有する従来の半導体デバイスに
つき説明する。
【００１７】図１及び図２は従来の半導体デバイスを示
し、このデバイスの半導体本体１はベース及びエミッタ
接続点２，３を有する半導体素子としてのトランジスタ
を具えており、半導体素子は半導体本体１の表面４に隣
接し、且つこの表面に形成した第１くぼみ５により横方
向に隔離されていると共に囲まれており、第１くぼみ５
は壁部６と底部７とを具えており、又半導体本体１の表
面４及びくぼみ５の壁部６と底部７は絶縁層８で覆わ
れ、接続点２，３は半導体本体１の表面４における絶縁
層８に形成され、これらの接続点２，３は導体トラック
１０，１１に接続され、これらの導体トラックは接続点
２，３を壁部６を横切って底部７における（接続点２，
３に属する）接続面１２，１３に接続する。
【００１８】くぼみ５によって囲まれる半導体本体１の
表面４は、この上側面４と、壁部６と、この壁部に続く
底部７と共に所謂メサ構造を形成する。この例の半導体
デバイスはｎ- 形エピタキシャル成長層２２を設けたｎ
+ 形シリコン基板２１を具えている。基板２１及びエピ
タキシャル成長層２２はトランジスタのコレクタ領域と
して作用する。ベース領域として作用するｐ型層２３は
エピタキシャル成長層２２内に注入及び拡散処理により
形成される。ｎ+ 形のエミッタ領域２４はこのベース領
域２３内に形成される。コレクタ領域２２及びベース領
域２３はくぼみ５によって横方向が画成されている。く
ぼみ５の縁部を図１の平面図に点線１４，１５にて示し
てある。メサ構造の上側面４及び壁部６と、このメサに
接する底部７は絶縁層８、この例ではシリコン酸化物製
の絶縁層で覆われている。メサの上側面４上の絶縁層８
には、メサの半導体素子の接続点２，３として作用する
接点孔（２，３）が設けられている。トランジスタのベ
ース領域２３用の接続点２はベース領域２３に接触させ
るためにｐ+ 形にドーピングした半導体領域２５を備え
ている。ベース及びエミッタ接続点２，３は導体トラッ
ク１０，１１によりベース及びエミッタ接続面、即ちボ
ンドパッド１２及び１３に電気的に接続され、導体トラ
ック１０，１１は通常ボンドパッドと同じ材料製とす
る。ボンドパッド１２，１３は、例えばボンドワイヤ又
は接点隆起部、所謂バンプによってリードフレームの接
続脚部との電気的な接触をさせる働きをする。ボンドパ
ッド１２，１３は斯様な接触をし易くするために比較的
大きくする。ボンドパッド１２，１３をメサの上側面
４、即ち半導体素子の上に設ける場合には、メサが大き
くなり、半導体素子におけるキャパシタンスも比較的高
くなることにより、半導体素子が例えば高周波用には適
さなくなる。従って、ボンドパッド１２，１３はくぼみ
５の底部７にて半導体素子に隣接して設け、半導体本体
１の上側面４、即ちメサの頂部には直接設けないように
する。このために、接続点２，３をボンドパッド１２，
１３に接続する導体トラック１０，１１は半導体本体の
上側面４からくぼみ５の壁部６を横切って底部７にまで
延在させる。
【００１９】実際上、小形化を進めるためには半導体デ
バイスの細部を尚一層小さくする必要がある。従来の半
導体デバイスの小形化は、その小形化したデバイスの接
続面、即ちボンドパッド１２と１３との間が短絡するた
めに製造不良を伴なうことを確かめた。
【００２０】
【実施例】図３及び図４は本発明による半導体デバイス
を示し、ここに図１及び図２に対応する部分には同じ参
照番号を付して示してある。図３は半導体デバイスの1/
4の平面図であり、図４は図３のII−II線上での断面図
である。この半導体デバイスは軸線Ｍを中心として軸方
向に対称である。本発明によれば、１個又は数個の他の
第２くぼみ５０を半導体本体１の表面４に設け、このく
ぼみ５０を第１くぼみ５で囲み、これらの第１及び他の
第２くぼみ５及び５０のそれぞれの底部７，５７に常に
１つの接続面（ボンドパッド）１３，１２だけを存在さ
せ、これらの各接続面を導体トラック１１，１０を介し
て半導体本体１の表面４上における各接続点３，２に接
続する。
【００２１】本発明は、接続面１２と１３との間の短絡
が、図１及び図２の従来の半導体デバイスの小形化の場
合に、接続点２，３を接続面１２，１３に接続する導体
トラック１０と１１との間の短絡により起るという認識
に基いて成したものである。図１及び図２の従来のデバ
イスでは、１つのくぼみ５の底部７上に２つ以上の接続
面１２，１３がある場合に、導体トラック１０，１１間
に短絡が起る。実際上、そのような短絡がくぼみ５の壁
部６上にて起ることを確めた。特に、壁部６上のホトレ
ジストを照射して導電層をパターン化し、壁部６上の導
電層を例えば反応性イオンエッチング（ＲＩＥ）により
エッチングすることにより導体トラック１０，１１を製
造する場合に問題が生じる。ホトレジストの照射及びエ
ッチングが不完全に行われると、導電層の残余物１６が
壁部６上に残り、これにより壁部６を横切って延在して
いる導体トラック１０，１１が短絡される。これは特
に、メサの製造中にアンダーエッチングすることにより
メサ構造のまわりに条溝１７が形成される場合に起る。
条溝１７から導電層を完全に除去するのは極めて困難で
ある。
【００２２】本発明による手段によれば、図３及び図４
の半導体デバイスにおける各くぼみ５，５０には１つの
接続面１３，１２を存在させるだけであり、これらの接
続面は導体トラック１１，１０によってそれぞれ一方の
接続点３か２に接続するだけである。くぼみ５の壁部６
には一方の接続点３に接続される導体トラック１１しか
なく、又くぼみ５０の壁部５６にも他方の接続点２に接
続される導体トラック１０しかないため、トラック１０
と１１との間の短絡は各壁部では生じない。くぼみ５，
５０を互いに完全に分離させ、従ってこれらのくぼみを
互いに接続するものがないから、それぞれ異なるくぼみ
の壁部６，５６上の導体トラック１０と１１との短絡は
起り得ない。
【００２３】導体トラック１０，１１は金で構成するの
が好適である。従来のデバイスは、特に金又は金を含有
する合金製の導体トラックを用いる場合に、小形化を進
展させるのに問題が生ずることを確めた。これは金を含
む層が金の腐食しない特性のためにエッチングするのが
比較的困難であるため、導体トラック１０と１１間が短
絡し易くなるということに関連している。金を含有する
層間の短絡を含む諸問題は本発明により防止することが
でき、又それにも拘わらず金を用いたトラックの利点は
保有される。金を含有するトラックは抵抗値が低く、Ｒ
Ｃ時定数を短くすることができるため、半導体素子のス
イッチング周波数を高くすることができる。接続面（ボ
ンドパッド）１２，１３も金を含有する合金製とする
と、これらの接続面とリードフレームの接続脚部との間
を接続するのに一般に用いられるような金のボンドワイ
ヤと上述した接続面との間の腐食の問題もなくなる。
【００２４】本発明の他の実施例では、くぼみ５，５０
の壁部６，５６と、これらくぼみの底部７，５７とが成
す角度αが５０°以上となるようにする（図４参照）。
この例の利点はメサ構造がシャープに形成されるため、
半導体素子の寄生キャパシタンスが低くなることにあ
る。本発明によるデバイスは壁部６，５６と底部７，５
７とが成す角度が斯様に鋭角であっても、導体トラック
１０，１１の短絡を含む諸問題を起こさない。
【００２５】さらに他の実施例では、導体トラック１
０，１１を半導体本体１の表面４上と、くぼみ５，５０
の底部７，５７の上でだけパターン化する。くぼみ５，
５０の壁部６，５６の上では導体トラック１０，１１を
パターン化しない。従って、壁部６，５６は導電層で完
全に覆われる。この場合でも本発明による半導体デバイ
スの特殊構造により接続面間の短絡は起らない。
【００２６】図１〜図４は半導体素子、例えば多数の分
離領域２４，２５をそれぞれ備えるトランジスタに接続
点２，３を設けることができることを示している。この
場合、各半導体領域２４，２５には、これらの各領域に
対する接点窓を有する絶縁層８を設ける。このような場
合、領域２４，２５の接点窓はトランジスタの接続点
２，３を成す。各分離領域２４，２５の接点窓は導体ト
ラック１０，１１によってそれぞれ同一のくぼみ５０，
５における１つの接続面１２，１３に接続することがで
きる。
【００２７】図３及び図４に示す本発明の第１実施例に
おける半導体素子は環状形態のメサ構造のもので、この
メサ構造の上に接続点２，３を有し、且つメサ構造の外
側に円周方向に第１のくぼみ５を有すると共にメサ構造
の内側に他の第２くぼみ５０を有し、一方の接続点３を
第１くぼみ５における接続面１３に接続し、他方の接続
点２を前記第２くぼみ５０における接続面１２に接続す
るようにしたものである。図３及び図４の半導体デバイ
スは半導体本体上の利用可能な表面領域を有効に利用す
る。
【００２８】図５は本発明による半導体デバイスのさら
に他の実施例を示す平面図であり、図６及び図７は図５
の半導体デバイスをそれぞれIII −III 及びIV−IV線上
で切った断面図である。この例の半導体素子はダム（da
m)１５０により相互接続される多数の半導体サブ素子１
００を備えており、これらの半導体サブ素子１００及び
ダム１５０は他の第２くぼみ５０を包囲する。半導体サ
ブ素子１００は図１及び図２の半導体素子の構造に相当
する構造をしている。ダム１５０はくぼみ５，５０のエ
ッチング中に半導体本体の一部を残すようにして半導体
本体の部分で形成する。
【００２９】図１〜図４と対比するに、図５ではメサ構
造の縁部を２つの点線１４，１５でなく、１つの点線１
１４で示してある。従って、メサの上側、即ち半導体本
体１の表面４は点線１１４間に存在する。導電層のエッ
チング後に壁部６，５６上に残存するかもしれない残余
物１６は図５には図面の明瞭化のために省いてある。
【００３０】図５の例は、例えば周波数レンジ及び所望
電力の如き設計上の諸要求のために比較的小さい半導体
素子１００を必要とする場合に特に好適である。接続面
１２，１３の寸法は半導体サブ素子１００と比較すると
相当に大きい。半導体サブ素子１００の寸法は、半導体
素子を多数のサブ素子に分割して比較的小さくすること
ができ、これにより前記設計の諸要求を適えることがで
き、それでも接続面１２，１３の短絡を含む諸問題は生
じない。
【００３１】図３〜図７は半導体素子がその接続点とし
てベース及びエミッタ接点を有するトランジスタを如何
にして構成するかを示している。エミッタ用の接続面１
３は第１くぼみ５内にあり、ベース用の接続面１２は他
のくぼみ５０内にある。本例の利点はエミッタ領域２４
の接続面１３に対する位置決めの可能性が広くなること
にある。従って、エミッタ用の接続面１３は、この接続
面１３とリードフレームの接続脚部との間の接続部の長
さが短くなるような半導体素子のまわりの位置に設ける
ことができ、又図５、図６及び図７の例に示すように１
個以上の接続面１３を簡単に設けることもできる。この
ことは特に比較的高周波のトランジスタにとって重要で
あり、その理由は接続面１３とリードフレームの接続脚
部との間の接続部の長さによってインピーダンが形成さ
れ、これがトランジスタの高周波特性に悪影響を及ぼ
し、実際上エミッタインピーダンの増加はフィードバッ
ク量を増大し、トランジスタの利得を低減させるからで
ある。幾つもの接続面を並列に接続すると共にリードレ
ームの接続脚部に接続すると、インピーダンスはそれ相
当に小さくなる。本発明を適用することによりトランジ
スタのエミッタとベース間は短絡しなくなる。
【００３２】図５及び図６は、本発明の他の実施例にて
半導体素子の他の接続点２０をその接続面８０と一緒に
くぼみ５の底部７に設けることも示している。この例の
くぼみ５の底部７における他の接続点２０は底部７上の
接続面８０に接続される半導体素子のコレクタ領域に接
続する。接続面８０はリードフレームの接続脚部に接続
するのに仕える。この場合、くぼみ５の底部７には、そ
れぞれの接続点３及び２０用の２つの接続面１３及び８
０、即ちエミッタ領域２４用の接続面１３とコレクタ領
域２１用の接続面８０とがある。この例における各半導
体サブ素子には、それ固有の接続面８０を設ける。コレ
クタ領域２１の接続点２０はくぼみ５の壁部６上の導体
トラックにより接続面８０に接続されないから、どの接
続点２０も表面４に隣接する接続点３とは短絡せず、即
ちくぼみ５に２つの接続面１３と８０があるにも拘わら
ず、このくぼみ５の壁部６には１つの導体トラック１１
があるだけで、このトラック１１は表面４に隣接する接
続点３をくぼみ５の底部７上の接続面１３と相互接続す
るものである。
【００３３】図３〜図７の半導体デバイスは標準的な方
法、例えば次のようにして製造することができる。反応
器内にて高ドープｎ+ 形シリコン基板２１の上にトラン
ジスタのコレクタ用の空間電荷領域を形成する１．５μ
m 厚のｎ- 形エピタキシャル層２２を成長させる。次い
で反応器内にて５０nm厚のｐ形層２３をエピタキシャル
成長させる。次に、約３００nmのプラズマ酸化物を約４
００℃の堆積温度で表面４の上に堆積する。このプラズ
マ酸化物を写真平板法によりエッチングマスクにパター
ン化し、その後くぼみ５をエッチングすることによりメ
サ構造を実現する。エッチングはｐ型領域２３を異方性
プラズマエッチングすることにより開始し、その後にＫ
ＯＨによるエッチング処理によりｎ- 形領域２２をエッ
チング除去する。このエッチング処理は高ドープｎ+ 形
領域２１内で停止させる。次いでエッチングマスクを除
去する。その後に、３００nm厚のプラズマ酸化物を標準
的な方法にて半導体本体１の全表面４の上、くぼみ５，
５０の壁部６，５６及び底部７，５７の上に堆積する。
この酸化物層８は、領域２２と２３との間のｐｎ接合が
表面に達する個所のくぼみ５，５０の壁部６，５６を不
活性にする。この酸化物層８にはトランジスタのベース
接続用の接続点２を接点孔の形態にて形成する。次い
で、このベース接点孔２を経てｐ+ 形のベース接点領域
２５を既知の方法にて形成する。次いでトランジスタの
エミッタ接続用の接続点３を接点孔の形態にて形成し、
これらのエミッタ接点孔３を経てｎ+ 形のエミッタ領域
２４を形成する。図５，図６及び図７の半導体デバイス
の場合にはトランジスタのコレクタ接続用の接続点も接
点孔２０の形態で形成する。次いで既知の方法で導電層
を被覆し、スパッタエッチングすることにより接点孔２
及び３に金の導体トラック１０，１１を設けて、接続点
（２，３）を接続面１２，１３に接続する。図５，図
６、図７による半導体デバイスの場合にはトランジスタ
のコレクタ接続用の接続面８０も同じようにして同時に
形成する。図３及び図４による半導体デバイスの場合に
は、コレクタ用の接続面９０を半導体基板２１の下側に
形成する。
【００３４】１つの半導体ウェハ上に多数互いに隣り合
って製造される半導体本体は最終的には切り目を付けて
切断することにより互いに切り離される。そして最後に
半導体本体をリードフレーム上に取付けて、ハウジング
にて包囲する。
【００３５】本発明は上述した例のみに限定されるもの
でなく、例えばくぼみ５０は多数設けることができる。
この場合には半導体デバイスを例えばハチの巣状のメサ
構造とすることができる。この場合、ハチの巣の壁部が
くぼみの分離部分（ダム）を形成し、半導体（サブ）素
子はこれらの分離部分の各交点に形成する。半導体本体
の半導体材料はゲルマニウム、シリコン−ゲルマニウ
ム、ＧａＡｓ又はシリコンに代わる他の半導体とするこ
とができる。上述した以外の方法、例えば注入又はエピ
タキシャル成長の代わりに拡散法を用いたり、又はプラ
ズマエッチングの代わりに湿潤化学エッチング法を用い
ることもできる。酸化物層８はプラズマ酸化物の代わり
にＴＥＯＳとすることができる。ドーピングの導電形は
前記各実施例における導電形とは反対とし、即ち、第１
導電形をｐ形とすることもできる。ドーピングレベルも
本発明から逸脱することなく変えることができる。半導
体素子としてトランジスタを用いる例につき説明した
が、本発明は例えば、ダイオード又はサイリスタの如き
他の半導体素子に適用することもできる。メサ構造は、
これが幾つかの半導体素子を具え、これらの半導体素子
がメサ構造の上側に接続点を有するようにすることもで
きる。この場合には、これらの接続点を異なるくぼみに
おける接続面に接続する。半導体素子はメサ構造内にて
相互接続して、例えばカスコード回路のような形態の他
の半導体素子を形成するようにしたり、又は例えば抵抗
領域及び／又はコンデンサと組合わせることもでき、即
ちこの場合のメサ構造は半導体素子を具える回路を構成
し、この回路は導体トラックにより様々な他のくぼみに
おける接続面に接続される接続点を有するようにする。
【図面の簡単な説明】
【図１】メサ構造のトランジスタを有する従来の半導体
デバイスの平面図である。
【図２】図１のＩ−Ｉ線上での断面図である。
【図３】メサ構造のトランジスタを有する本発明による
半導体デバイスの平面図である。
【図４】図３のIII −III 線上での断面図である。
【図５】本発明による多数の半導体サブ素子を有する半
導体デバイスの平面図である。
【図６】図５のIII −III 線上での断面図である。
【図７】図５のIV−IV線上での断面図である。
【符号の説明】
１ 半導体本体 ２，３ 接続点（接点孔） ４ 半導体本体の表面 ５ 第１くぼみ ６ くぼみの壁部 ７ くぼみの底部 ８ 絶縁層 10，11 導体トラック 12, 13 接続面（ボンドパッド） 16 導電層の残余物 21 シリコン基板 22 コレクタ領域 23 ベース領域 24 エミッタ領域 25 ベース接点領域 50 第２くぼみ 56 第２くぼみの壁部 57 第２くぼみの底部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 ヘンリカス ホデフリダス ラファエル マース オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 ディルク ヤン フラーフェステーイン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 マルティヌス ピエテル ヨハンネス ヘ ラルダス フェールスレーイエン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 接続点を有する半導体素子を含む半導体
    本体を有し、半導体素子が半導体本体の表面に隣接して
    おり、且つこの半導体素子が前記表面における第１くぼ
    みにより横方向にて分離されていると共に囲まれてお
    り、前記くぼみが壁部と底部とにより形成され、前記半
    導体本体の表面及び前記くぼみの壁部と底部が絶縁層で
    覆われ、前記接続点が前記半導体本体の表面上の絶縁層
    に形成され、且つこれらの接続点が導体トラックに接続
    され、これらの導体トラックが前記接続点を、前記くぼ
    みの壁部を横切って前記接続点に関連すると共に前記く
    ぼみの底部に位置する接続面に接続する半導体デバイス
    において、１つ又は数個の他の第２くぼみを前記半導体
    本体の表面内で、前記第１のくぼみによって囲まれるよ
    うに設け、第１及び第２の各くぼみの底部には１つの接
    続面だけが存在し、この接続面が導体トラックを経て半
    導体本体の表面上の接続点に接続されるようにしたこと
    を特徴とする半導体デバイス。
  2. 【請求項２】 前記導体トラックを金としたことを特徴
    とする請求項１に記載の半導体デバイス。
  3. 【請求項３】 前記くぼみの壁部が、これらくぼみの底
    部と５０°以上の角度を成すようにしたことを特徴とす
    る請求項１〜３のいずれか一項に記載の半導体デバイ
    ス。
  4. 【請求項４】 前記導体トラックを前記半導体本体の表
    面上及び前記くぼみの底部上でのみパターン化するよう
    にしたことを特徴とする請求項１〜３のいずれか一項に
    記載の半導体デバイス。
  5. 【請求項５】 前記半導体素子の他の接続点をその接続
    面と一緒にくぼみの底部に形成するようにしたことを特
    徴とする請求項１〜４のいずれか一項に記載の半導体デ
    バイス。
  6. 【請求項６】 前記半導体素子がダムによって相互接続
    される多数の半導体サブ素子を備え、これらの半導体サ
    ブ素子及びダムが前記第２くぼみを囲むようにしたこと
    を特徴とする請求項１〜５のいずれか一項に記載の半導
    体デバイス。
  7. 【請求項７】 前記半導体素子が前記接続点としてベー
    ス及びエミッタ接点を有するトランジスタを構成し、エ
    ミッタ接点用の接続面が前記第１くぼみ内に位置し、且
    つベース接点用の接続面が前記第２くぼみ内に位置する
    ようにしたことを特徴とする請求項１〜６のいずれか一
    項に記載の半導体デバイス。
JP23351094A 1993-10-01 1994-09-28 半導体デバイス Pending JPH07161762A (ja)

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BE1007589A3 (nl) 1995-08-16
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