BE1007589A3 - Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. - Google Patents

Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. Download PDF

Info

Publication number
BE1007589A3
BE1007589A3 BE9301029A BE9301029A BE1007589A3 BE 1007589 A3 BE1007589 A3 BE 1007589A3 BE 9301029 A BE9301029 A BE 9301029A BE 9301029 A BE9301029 A BE 9301029A BE 1007589 A3 BE1007589 A3 BE 1007589A3
Authority
BE
Belgium
Prior art keywords
semiconductor
connection
floor
semiconductor element
semiconductor device
Prior art date
Application number
BE9301029A
Other languages
English (en)
Inventor
Ronald Dekker
Henricus G R Maas
Dirk J Gravesteijn
Martinus P J G Versleijen
Original Assignee
Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics Nv filed Critical Philips Electronics Nv
Priority to BE9301029A priority Critical patent/BE1007589A3/nl
Priority to DE1994622252 priority patent/DE69422252T2/de
Priority to EP94202803A priority patent/EP0646960B1/en
Priority to JP23351094A priority patent/JPH07161762A/ja
Priority to KR1019940024852A priority patent/KR100313984B1/ko
Priority to US08/316,304 priority patent/US5569952A/en
Application granted granted Critical
Publication of BE1007589A3 publication Critical patent/BE1007589A3/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Wire Bonding (AREA)

Abstract

De uitvinding heeft betrekking op een halfgeleiderinrichting met een halfgeleiderlichaam (1) bevattende een halfgeleiderelement met aansluitpunten (2,3), waarbij het halfgeleiderelement grenst aan een oppervlak (4) van het halfgeleiderlichaam (1) en lateraal geïsoleerd en omsloten is door een eerste verdieping (5) in het oppervlak (4), waarbij de verdieping (5) voorzien is van een wand (6) en een bodem (7), waarbij het oppervlak (4) van het halfgeleiderlichaam (1) en de wand (6) en de bodem (7) van de verdieping (5) bedekt zijn met een isolerende laag (8), waarbij de aansluitpunten (2,3) zijn aangebracht is de isolerende laag (8) op het oppervlak (4) van het halfgeleiderlichaam (1) en waarbij de aansluitpunten (2,3) verbonden zijn met geleidende sporen (10,11) die de aansluitpunten (2,3) via een wand (6) verbinden met bij de aansluitpunten (2,3) horende aansluitvlakken (12,13) op een bodem (7). In de praktijk blijkt dat bij een toenemende miniaturisatie, produktie van dergelijke inrichtingen gepaard gaat met uitval vanweg kortsluiting tussen aansluitvlakken (12,13).

Description


   <Desc/Clms Page number 1> 
 



  Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. 



   De uitvinding heeft betrekking op een halfgeleiderinrichting met een halfgeleiderlichaam bevattende een halfgeleiderelement met aansluitpunten, waarbij het halfgeleiderelement grenst aan een oppervlak van het halfgeleiderlichaam en lateraal geisoleerd en omsloten is door een eerste verdieping in het oppervlak, waarbij de verdieping voorzien is van een wand en een bodem, waarbij het oppervlak van het halfgeleiderlichaam en de wand en de bodem van de verdieping bedekt zijn met een isolerende laag, waarbij de aansluitpunten zijn aangebracht in de isolerende laag op het oppervlak van het halfgeleiderlichaam en waarbij de aansluitpunten verbonden zijn met geleidende sporen, die de aansluitpunten via een wand verbinden met bij de aansluitpunten horende aansluitvlakken op een bodem. 



   Een dergelijke inrichting staat ook wel bekend als een halfgeleiderinrichting met mesa-isolatie. Het bovenste gedeelte van halfgeleiderlichaam, grenzend aan het oppervlak en omgeven door de verdieping vormt namelijk een mesa met een bovenkant, een wand en een bodem naast de mesa. Het halfgeleiderelement bevindt zieh eventueel gedeeltelijk in de mesa. De aansluitpunten van het halfgeleiderelement, die zich op de bovenkant van de mesa bevinden, vormen aansluitpunten voor bijvoorbeeld basis-, emitter-, collector-, source-, drain-, anode- of kathodezones of voor gate elektrodes van schakelelementen als bijvoorbeeld transistoren, diodes of thyristoren. Het halfgeleiderelement kan meerdere van dergelijke schakelelementen en ook weerstandzones en capaciteiten omvatten.

   In het algemeen worden de aansluitpunten gevormd door contactgaten in de isolerende laag, die de bovenkant van de mesa bedekt. Via deze contactgaten worden halfgeleidende of geleidende gebieden in de mesa verbonden met de geleidende sporen. De aansluitpunten worden m. b. v. de geleidende sporen elektrisch verbonden met aansluitvlakken ("bondpads"), die in het algemeen van hetzelfde materi- aal als het geleidende spoor gemaakt zijn. In het algemeen heeft elk aansluitpunt van het halfgeleiderelement zijn eigen aansluitvlak. Zo zal bijvoorbeeld een emitteraansluitpunt verbonden zijn met een emitteraansluitvlak. De aansluitvlakken dienen om elektrisch contact te leggen met aansluitpootjes van een"leadframe"bijvoorbeeld via bonddraadjes 

 <Desc/Clms Page number 2> 

 of via contactverhogingen, zogenaamde "bumps".

   Om een dergelijk contact mogelijk te maken zijn de aansluitvlakken relatief groot. De aansluitvlakken bevinden zich dan ook naast de mesa op de bodem van de verdieping en niet direct op het oppervlak van het halfgeleiderlichaam bovenop de mesa. Plaatsing van relatief grote aansluitvlakken op de bovenkant van de mesa, d. w. z. op het halfgeleiderelement, zou leiden tot een vergroting van de mesa, hetgeen leidt tot relatief grote capaciteiten in het halfgeleiderelement, waardoor bijvoorbeeld het halfgeleiderelement niet geschikt is voor hoge frequenties. 



   Uit de Patents Abstracts of Japan Vol. 16 Number 530 [4-199719] is een inrichting van de in aanhef genoemde soort bekend met een "high electron mobility" transistor (HEMT) als halfgeleiderelement in een mesa. Op het oppervlak van het halfgeleiderlichaam, op de bovenkant van de mesa bevinden zich aansluitpunten voor de gate, source en drain van de transistor. Via geleidende sporen worden deze aansluitpunten verbonden met aansluitvlakken op de bodem van de verdieping, d. w. z. naast de mesa. 



   In de praktijk worden, vanwege een toenemende miniaturisatie, halfgeleiderinrichtingen met steeds kleinere details gemaakt. De bekende   halfgeleiderinrichting   heeft als bezwaar dat produktie van verkleinde bekende halfgeleiderinrichtingen gepaard gaat met uitval vanwege een elektrische kortsluiting tussen aansluitvlakken van het halfgeleiderelement. 



   Met de uitvinding wordt onder meer beoogd, de in aanhef genoemde halfgeleiderinrichting zodanig uit te voeren, dat het genoemde bezwaar niet optreedt. 



   Daartoe heeft de inrichting, volgens de uitvinding, als kenmerk, dat er in het oppervlak van het halfgeleiderlichaam en omgeven door de eerste verdieping één of meer verdere verdiepingen aanwezig zijn, waarbij op de bodem van de eerste en de verdere verdieping (en) per verdieping slechts   een     aansluitvlak   aanwezig is dat via een geleidend spoor verbonden is met een aansluitpunt op het oppervlak van het halfgeleiderlichaam. 



  De eerste en de verdere verdiepingen lopen onderling niet in elkaar over. De verdiepingen hebben geen directe verbinding met elkaar. Het oppervlak ingenomen door de 

 <Desc/Clms Page number 3> 

 bovenkant van de mesa is bij voorkeur niet groter dan het oppervlak van de mesa zonder de verdere verdieping. Het blijkt dat de kortsluiting tussen de aansluitvlakken in de bekende inrichting te wijten is aan kortsluiting tussen de geleidende sporen, die de aansluitpunten verbinden met de aansluitvlakken. De uitvinding berust op het inzicht dat kortsluiting plaatsvindt wanneer meer dan   een   geleidend spoor op de wand van een verdieping ligt. De kortsluiting blijkt tussen de sporen op de wand van de verdieping plaats te vinden.

   Met name het vormen van de geleidende sporen op de wand, door in patroon brengen van een fotolak en het etsen van een geleidende laag, bijvoorbeeld m. b. v."reactive ion etching" (RIE), geeft aanleiding tot kortsluiting. Wanneer het belichten van de fotolak of wanneer het etsen van de geleidende laag door een relatief steile wand van de verdieping niet volledig gebeurt, dan blijven er resten van de geleidende laag tussen de sporen op de wand achter, waardoor deze geleidende sporen kortgesloten worden. Er ontstaat dan zelfs vaak rondom de mesa een doorlopende geleidende laag op de wand. Door de maatregel volgens de uitvinding is er per verdieping slechts   een   aansluitvlak, dat   d. m. v. een   geleidend spoor verbonden is met   een   aansluitpunt op de bovenkant van de mesa.

   Er is dan slechts een geleidend spoor op de wand van de verdieping en dus kan kortsluiting met andere sporen niet optreden. 



  Aangezien de verdiepingen volledig van elkaar gescheiden zijn, d. w. z. geen verbinding met elkaar hebben, is kortsluiting tussen geleidende sporen in verschillende verdiepingen niet mogelijk. 



   Er wordt opgemerkt dat het mogelijk is dat een halfgeleiderelement, bijvoorbeeld een transistor, voorzien is van een aansluitpunt, bijvoorbeeld een emitteraansluitpunt, dat meerdere contactgaten naar een aantal afzonderlijke gebieden, in dit geval emittergebieden, omvat. In een dergelijke situatie vormen de contactgaten van de emittergebieden tezamen, het emitteraansluitpunt van de transistor. De contactgaten van de afzonderlijke emittergebieden kunnen d. m. v. geleidende sporen met een   aansluitvlak   in een verdieping verbonden zijn. 



   De geleidende sporen kunnen van verschillende materialen als aluminium of polysilicium vervaardigd worden. In een voorkeursuitvoeringsvorm van de uitvinding bevatten de geleidende sporen goud. Goud bevattende geleidende sporen hebben een lage weerstand, die hoge schakelfrequenties van het halfgeleiderelement mogelijk maakt. 



  Wanneer het   aansluitvlak   bovendien van een goud bevattende legering vervaardigd is, zijn er geen corrosieproblemen tussen aansluitvlakken en gouden bonddraadjes of 

 <Desc/Clms Page number 4> 

 bumps, zoals die voor het leggen van een verbinding tussen aansluitvlakken en een aansluitpoot van de behuizing algemeen gebruikt worden. Vanwege de edelheid van goud zijn goud bevattende lagen relatief slecht te etsen, zodat bij toenemende miniaturisatie in de bekende inrichting gemakkelijk kortsluiting tussen geleidende sporen optreedt. Bij een inrichting volgens de uitvinding treden dergelijke problemen niet op. 



   Bij een verdere uitvoeringsvorm maken de wanden van de verdiepingen een hoek van meer dan   50    met de bodem van de verdiepingen. Deze uitvoeringsvorm heeft als voordeel dat de mesa-structuur scherp gedefinieerd is, waardoor parasitaire capaciteiten in het halfgeleiderelement klein blijven. De inrichting volgens de uitvinding geeft zelfs bij een dergelijk scherpe hoek van de wand met de bodem geen problemen met kortsluiting van geleidende sporen. 



   Bij een uitvoeringsvorm van de inrichting is het geleidende spoor slechts op het oppervlak van het halfgeleiderlichaam en op de bodem van de verdieping in patroon gebracht. De geleidende sporen op de wanden van de verdiepingen zijn dan niet in patroon gebracht. De wand is dan geheel bedekt met een geleidende laag. Door de bijzondere geometrie van de   halfgeleiderinrichting   treedt zelfs dan geen kortsluiting tussen aansluitvlakken op. 



   In een verdere uitvoeringsvorm van de uitvinding is op de bodem van een verdieping een verder aansluitpunt van het halfgeleiderelement voorzien van een aansluitvlak aanwezig. Het verdere aansluitpunt op de bodem van een verdieping kan bijvoorbeeld een aansluitpunt voor een collectorcontact van een verticale transistor zijn, of een aansluitpunt voor het halfgeleiderlichaam. Deze uitvoeringsvorm heeft als voordeel dat op eenvoudige wijze via   een   zijde van het halfgeleiderlichaam een verder aansluitpunt van het halfgeleiderelement kan worden aangesloten, zonder dat de mesa groter hoeft te worden. Zo zijn voor aansluiten van het substraat of de collector geen begraven lagen of diepe diffuses noodzakelijk. Dit verdere aansluitpunt is dan doorverbonden via een geleidend spoor met het bijbehorende   aansluitvlak   op de bodem van de verdieping.

   Er bevinden zich dan op de bodem van deze verdieping twee aansluitvlakken voor verschillende aansluitpunten, en wel   een   voor een aansluitpunt bovenop de mesa en een voor het verdere aansluitpunt op de bodem van de verdieping. Ondanks het feit dat er twee aansluitvlakken op de bodem van deze verdieping zijn, bevindt zich op de wand van deze verdieping maar een geleidend spoor, namelijk dat spoor, dat het aansluitpunt, dat grenst aan het oppervlak verbindt met zijn   aansluitvlak   op de bodem van de verdieping. 

 <Desc/Clms Page number 5> 

 



  Er kan dus geen kortsluiting optreden tussen de twee aansluitvlakken op de bodem. 



   In een verdere uitvoeringsvorm van de uitvinding omvat het halfgeleiderelement een aantal halfgeleiderdeelelementen, die door dammen verbonden zijn, waarbij de halfgeleiderdeelelementen en de dammen de verdere verdieping (en) omsluiten. In deze uitvoeringsvorm zijn de halfgeleiderdeelelementen bijvoorbeeld kleine schakelele-   menten,   die gezamenlijk een groter schakelelement vormen. De dammen omvatten in het algemeen een relatief dunne strook halfgeleidermateriaal, met een bovenvlak op gelijke hoogte als het oppervlak van het halfgeleiderlichaam, waarbij de dammen zich uitstrekken vanaf de bodem van de verdieping. Met name wanneer, vanwege bijvoorbeeld ontwerpeisen als frequentiebereik en gewenst vermogen, relatief kleine halfgeleiderelementen vereist zijn, is deze uitvoeringsvorm voordelig.

   De afmetingen van de aansluitvlakken zijn dan relatief groot t. o. v. het halfgeleiderelement. Door het halfgeleiderelement op te splitsen in een aantal halfgeleiderdeelelementen kunnen de deelelementen relatief kleine afmetingen hebben, zodat aan bepaalde ontwerpeisen voldaan kan worden, terwijl er toch geen problemen zijn met kortsluiting tussen geleidende sporen. 



  De halfgeleiderdeelelementen kunnen bijvoorbeeld parallel geschakeld worden en zo gezamenlijk   een   halfgeleiderelement vormen. De halfgeleiderinrichting kan in deze uitvoeringsvorm bijvoorbeeld een mesa in de vorm van een honingraat hebben. Wanden van de honingraat vormen dan de dammen, terwijl op kruisingen van wanden, een halfgeleiderdeelelement aanwezig is. 



   In een verdere uitvoeringsvorm van de uitvinding omvat het halfgeleiderelement een transistor met als aansluitpunten basis-en emittercontacten, waarbij het aansluitvlak voor het emittercontact in de eerste verdieping ligt en het aansluitvlak voor het basiscontact in de verdere verdieping. Deze uitvoeringsvorm heeft als voordeel dat de plaatsingsmogelijkheid van het   aansluitvlak   van het emitteraansluitpunt groot is. Zo kan op een willekeurige plaats rondom het halfgeleiderelement het   aansluitvlak   voor de emitter geplaatst worden, terwijl ook op eenvoudige wijze meer dan een emitter-   aansluitvlak   geplaatst kan worden.

   Dit is met name voor relatief hoogfrequente transistoren van belang, omdat de lengte van een verbinding tussen het emitteraansluitvlak en een aansluitpoot van een leadframe een impedantie vormt, die de hoogfrequent eigenschappen van de transistor ongunstig beinvloedt. Immers een verhoging van de emitterimpedantie vergroot de terugkoppeling en verlaagt de versterking van de 
 EMI5.1 
 transistor. Door een geschikte keuze van de plaats van het aansluitvlak behorend bij de JD 

 <Desc/Clms Page number 6> 

 emitter kan de lengte van de verbinding tussen   aansluitvlak   en aansluitpoot klein gehouden worden. Ook kunnen meerdere aansluitvlakken voor de emitter gebruikt worden, die alle parallel verbonden worden met de aansluitpoot van het leadframe. 



  Door deze maatregelen kan de impedantie aan de emitterzijde van de transistor laag gehouden worden, zodat de hoogfrequent eigenschappen van de transistor goed zijn. 



  De uitvinding wordt in het navolgende, bij wijze van voorbeeld, nader toegelicht aan de hand van tekeningen. Hierin tonen :
Fig. 1 Een bovenaanzicht van een bekende halfgeleiderinrichting met een transistor in een mesa-structuur. 



   Fig. 2 Een dwarsaanzicht langs lijn   I-I   in figuur 1 van een bekende halfgeleiderinrichting. 



   Fig. 3 Een bovenaanzicht van een halfgeleiderinrichting met een transistor in een mesa-structuur volgens de uitvinding. 



   Fig. 4 Een dwarsaanzicht langs lijn   IN-IL   in figuur 3 van een halfgeleiderinrichting volgens de uitvinding. 



   Fig. 5 Een bovenaanzicht van een halfgeleiderinrichting met een aantal halfgeleiderdeelelementen volgens de uitvinding. 



   Fig. 6 Een dwarsaanzicht langs lijn   m-III   in figuur 5 van een halfgeleiderinrichting volgens de uitvinding. 



   Fig. 7 Een dwarsaanzicht langs lijn IV-IV in figuur 5 van een halfgeleiderinrichting volgens de uitvinding. 



   De figuren zijn zuiver schematisch en niet op schaal getekend. Overeenkomstige delen zijn in de figuren in het algemeen met dezelfde verwijzingscijfers aangeduid. 



   Figuren 1 en 2 tonen een bekende halfgeleiderinrichting met een halfgeleiderlichaam 1 bevattende een transistor als halfgeleiderelement met basis-en emitteraansluitpunten 2,3, waarbij het halfgeleiderelement grenst aan een oppervlak 4 van het halfgeleiderlichaam 1 en lateraal   geisoleerd   en omsloten is door een eerste verdieping 5 in het oppervlak 4, waarbij de verdieping 5 voorzien is van een wand 6 en een bodem 7, waarbij het oppervlak 4 van het halfgeleiderlichaam 1 en de wand 6 en de bodem 7 van de verdieping 5 bedekt zijn met een isolerende laag 8, waarbij de aansluitpunten 2, 

 <Desc/Clms Page number 7> 

 3 zijn aangebracht in de isolerende laag 8 op het oppervlak 4 van het halfgeleiderlichaam 1 en waarbij de aansluitpunten 2,3 verbonden zijn met geleidende sporen 10, 11, die de aansluitpunten 2,3 via een wand 6 verbinden met bij de aansluitpunten 2,

  3 horende aansluitvlakken 12,13 op een bodem 7. 



  Het oppervlak 4 van het halfgeleiderlichaam 1 omgeven door de verdieping 5 vormt een zogenaamde mesa-structuur met bovenkant 4, wand 6 en een bodem 7 naast de mesa. In dit voorbeeld omvat de inrichting een n+ -type silicium substraat 21 voorzien van een   n'-   type epitaxiaal aangebrachte laag 22. Het substraat 21 en de laag 22 fungeren als collectorgebied van de transistor. In deze laag 22 is via implantatie en diffusie een p-type laag 23 aangebracht, die fungeert als basisgebied. In dit basisgebied 23 is een   n+-type   emittergebied 24 aangebracht. Het collectorgebied 22 en het basisgebied 23 worden lateraal begrensd door de verdieping 5.

   Randen van de verdieping zijn in bovenaanzicht aangeduid met gestreepte lijnen 14, 15 (figuur   1).   De bovenkant 4 en de wand 6 van de mesa-structuur en de bodem 7 naast de mesa zijn bedekt met een isolerende laag 8, in dit voorbeeld van siliciumoxyde. De isolerende laag 8 op de bovenkant 4 van de mesa is voorzien van contactgaten 2,3, die fungeren als de aansluitpunten 2,3 van het halfgeleiderelement in de mesa. Het aansluitpunt 2 voor het basisgebied 23 van de transistor omvat een halfgeleiderzone 25 met een pu-type dotering voor contacteren van het basisgebied 23. De basis-en emitteraansluitpunten 2,3 worden m. b. v. de geleidende sporen 10,11 elektrisch verbonden met   basis- en emitteraansluitvlakken   ("bondpads") 12,13, die in het algemeen van hetzelfde materiaal als het geleidende spoor 10, 11 gemaakt zijn.

   De aansluitvlakken 12,13 dienen om via bijvoorbeeld bonddraadjes of via contactverhogingen, zogenaamde "bumps", elektrisch contact te leggen met aansluitpootjes van   een"leadframe".   Om een dergelijk contact mogelijk te maken zijn de aan-   sluitvlakken   12,13 relatief groot. Plaatsing van aansluitvlakken 12,13 op de bovenkant 4 van de mesa, d. w. z. op het halfgeleiderelement, zou leiden tot een vergroting van de mesa, hetgeen leidt tot relatief grote capaciteiten in het halfgeleiderelement, waardoor bijvoorbeeld het halfgeleiderelement niet geschikt is voor hoge frequenties. De aansluitvlakken 12,13 bevinden zich dan ook naast het   halfgeleiderelement   op de bodem 7 van de verdieping 5 en niet direct op het oppervlak 4 van het halfgeleiderlichaam 1, bovenop de mesa.

   De geleidende sporen 10, 11, die de aansluitpunten 2,3 verbinden met de   aansluitviakken   12,13 lopen dan ook vanaf het oppervlak 4 via een wand 6 van de verdieping 5 naar de bodem 7. 

 <Desc/Clms Page number 8> 

 



  In de praktijk moeten, vanwege een toenemende miniaturisatie, halfgeleiderinrichtingen met steeds kleinere details gemaakt worden. Het blijkt dat miniaturisatie van bekende halfgeleiderinrichtingen gepaard gaat met uitval in de produktie van verkleinde bekende inrichtingen vanwege kortsluiting tussen aansluitvlakken 12,13. 



   Figuren 3 en 4 tonen een halfgeleiderinrichting volgens de uitvinding, waarbij verwijzingscijfers overeenkomend met figuren 1 en 2 gebruikt zijn. Figuur 3 toont een bovenaanzicht van kwart van de halfgeleiderinrichting en figuur 4 een dwarsaanzicht langs lijn   li-li   in figuur 3. De halfgeleiderinrichting is axiaal symmetrisch om de as M. Volgens de uitvinding zijn er in het oppervlak 4 van het halfgeleiderlichaam 1 en omgeven door de eerste verdieping 5   een   of meer verdere verdiepingen 50 aanwezig, waarbij op de bodem 7 resp. 57 van de eerste en de verdere verdieping (en) resp. 5 en 50 per verdieping slechts   een   aansluitvlak 13 resp. 12 aanwezig is dat via een geleidend spoor 11 resp. 10 verbonden is met een aansluitpunt 3 resp. 2 op het oppervlak 4 van het halfgeleiderlichaam 1. 



  Het inzicht van de uitvinding is dat bij miniaturisatie van de bekende halfgeleiderinrichting volgens figuur 1 en 2 kortsluiting tussen de aansluitvlakken 12,13 te wijten is aan kortsluiting tussen de geleidende sporen 10,11, die de aansluitpunten 2,3 verbinden met de aansluitvlakken 12,13. In de bekende inrichting volgens figuur 1 en 2 vindt kortsluiting tussen geleidende sporen 10,11 plaats wanneer meer dan   n aansluitvlak 12, 13 op de bodem 7 van   een   verdieping 5 ligt. In de praktijk blijkt de kortsluiting op de wand 6 van de verdieping 5 plaats te vinden. Met name het fabriceren van de geleidende sporen 10,11 door het belichten van een fotolak op de wand 6 ten behoeve van het in patroon brengen van een geleidende laag en het etsen van de geleidende laag op de wand, bijvoorbeeld m. b. v."reactive ion etching" (RIE) geeft problemen. 



  Wanneer het belichten van de fotolak en het etsen niet volledig gebeurt, dan blijven er resten 16 van de geleidende laag op de wand 6 achter, waardoor geleidende sporen 10, 11, die over deze wand 6 lopen, kortgesloten worden. Dit gebeurt met name wanneer vanwege onderetsen tijdens fabricage van de mesa rondom de mesa-structuur een groef 17 ontstaat. Het blijkt zeer moeilijk de geleidende laag geheel uit de groef 17 te verwijderen. 



  Door de maatregel volgens de uitvinding is in de halfgeleiderinrichting volgens figuur 3 en 4 per verdieping 5 resp. 50 slechts   een   aansluitvlak 13 resp. 12 aanwezig, dat d. m. v. een geleidend spoor 11 resp. 10 verbonden met een aansluitpunt 3 resp. 2. Er is dan 

 <Desc/Clms Page number 9> 

 slechts   n geleidend spoor 11 op de wand 6 van de verdieping 5 en ook slechts     n   geleidend spoor 10 op de wand 56 van de verdieping 50, zodat kortsluiting tussen de sporen 10,11 niet optreedt. Aangezien de verdiepingen 5,50 volkomen van elkaar gescheiden zijn en dus geen verbinding met elkaar hebben is kortsluiting tussen geleidende sporen 10,11 op wanden 6,56 van verschillende verdiepingen niet mogelijk. 



   De geleidende sporen 10,11 bevatten bij voorkeur goud. Met name wanneer geleidende sporen van goud of een goud bevattende legering gebruikt worden, blijkt de bekende inrichting bij verdergaande miniaturisatie problemen te geven. Dit heeft te maken met het feit dat goud bevattende lagen relatief slecht te etsen zijn, vanwege de edelheid van goud, zodat gemakkelijk kortsluiting tussen geleidende sporen 10,11 kan optreden. Door toepassen van de uitvinding kan men problemen met kortsluiting van goud bevattende lagen voorkomen, terwijl men toch de voordelen van gouden sporen heeft. Zo heeft een goud bevattend spoor een lage weerstand, die kleine RC-tijden en dus hoge schakelfrequenties van het halfgeleiderelement mogelijk maakt. 



  Wanneer de aansluitvlakken 12,13 ook van de goud bevattende legering gemaakt zijn, zijn er bovendien geen corrosieproblemen tussen deze aansluitvlakken en gouden bonddraadjes, zoals die voor het leggen van een verbinding tussen aansluitvlakken en een aansluitpoot van het leadframe algemeen gebruikt worden. 



   Bij een verdere uitvoeringsvorm maken de wanden 6,56 van de verdiepingen een hoek a van meer dan 50  met de bodem 7,57 van de verdieping 5,50 (zie Fig. 4). Deze uitvoeringsvorm heeft als voordeel dat de mesa-structuur scherp gedefinieerd is, waardoor parasitaire capaciteiten van het halfgeleiderelement klein blijven. De inrichting volgens de uitvinding geeft zelfs bij een dergelijk scherpe hoek van de wand 6,56 met de bodem 7,57 geen problemen met kortsluiting van geleidende sporen 10,
11. 



   In een verdere uitvoeringsvorm is het geleidende spoor 10,11 slechts op het oppervlak 4 van het halfgeleiderlichaam 1 en op de bodem 7,57 van de verdieping 5,50 in patroon gebracht. De geleidende sporen 10,11 zijn op de wanden 6,56 van de verdiepingen 5,50 niet in patroon gebracht. De wand 6,56 is dan geheel bedekt is met een geleidende laag. Door de bijzondere geometrie van de halfgeleiderinrichting volgens de uitvinding treedt zelfs dan geen kortsluiting tussen aansluitvlakken op. 



   Figuren 1 t/m 4 laten zien dat het mogelijk is dat een halfgeleiderelement, bijvoorbeeld een transistor, voorzien is van   een   aansluitpunt 2 resp. 3, dat een aantal 

 <Desc/Clms Page number 10> 

 
 EMI10.1 
 afzonderlijke gebieden 24 resp. 25 omvat. De afzonderlijke halfgeleidergebieden 24, 25 zijn dan voorzien van een isolerende laag 8 met per gebied 24, 25 een contactvenster. 



  In een dergelijke situatie vormen de contactvensters van de gebieden 24, 25 tezamen, het aansluitpunt 2, 3 van de transistor. De contactvensters van de afzonderlijke gebieden 24, 25 kunnen d. geleidende sporen 10, 11 met   n aansluitvlak 12, 13 in eenzelfde verdieping 50, 5 verbonden zijn. 



  Figuren 3 en 4 tonen een eerste uitvoeringsvorm van de uitvinding waarbij het halfgeleiderelement een mesa in de vorm van een ringvormige structuur heeft met twee aansluitpunten 2, 3 op de structuur en met rondom buiten de structuur de eerste verdieping 5 en binnen de structuur een verdere verdieping 50, waarbij een aansluitpunt 3 verbonden is met een aansluitvlak 13 in de eerste verdieping 5 en een aansluitpunt 2 met een aansluitvlak 12 in de verdere verdieping 50. De halfgeleiderinrichting volgens figuren 3 en 4 maakt effici nt gebruik van het beschikbare oppervlak op het halfgeleiderlichaam. 



  Figuur 5 toont een bovenaanzicht en figuren 6, 7 dwarsaanzichten langs respectievelijk lijnen III-III en IV-IV in figuur 5 van een verdere uitvoeringsvorm van de halfgeleiderinrichting volgens de uitvinding. In deze uitvoeringsvorm omvat het halfgeleiderelement een aantal halfgeleiderdeelelementen 100, die door dammen 150 verbonden zijn, waarbij de halfgeleiderdeelelementen 100 en de dammen 150 de verdere verdieping 50 omsluiten. De halfgeleiderdeelelementen 100 vertonen een structuur die overeenkomt met de structuur van het halfgeleiderelement van figuren 1 en 2. De dammen 150 zijn gevormd uit gedeeltes van het halfgeleiderlichaam door bij het etsen van de verdiepingen 5, 50 een gedeelte van het halfgeleiderlichaam te laten staan. 



  In tegenstelling tot de figuren 1 t/m 4 zijn in figuur 5 de randen van de mesa-structuur niet aangegeven met twee stippellijnen 14, 15, maar met een stippellijn 114. Tussen de stippellijnen 114 bevindt zieh dus de bovenkant van de mesa, ofwel het oppervlak 4 van het halfgeleiderlichaam 1. Voor de duidelijkheid zijn in figuur 5 de resten 16, die bij het etsen op een wand 6, 56 achter kunnen blijven weggelaten. 



  Met name wanneer vanwege bijvoorbeeld ontwerpeisen als frequentiebereik en gewenst vermogen relatief kleine halfgeleiderelementen 100 vereist zijn, is deze uitvoeringsvorm voordelig. De afmetingen van de aansluitvlakken 12, 13 zijn dan relatief groot t. de halfgeleiderdeelelementen 100. Door het halfgeleiderelement op te splitsen in een aantal halfgeleiderdeelelementen 100 kunnen de deelelementen relatief kleine afmetingen Z > 

 <Desc/Clms Page number 11> 

 hebben, zodat aan de ontwerpeisen voldaan kan worden, terwijl er toch geen problemen zijn met kortsluiting van aansluitvlakken 12,13. 



   Figuren 3 t/m 7 tonen hoe het halfgeleiderelement een transistor omvat met basis-en emittercontacten als aansluitpunten 2,3 van het halfgeleiderelement. Het aansluitvlak 13 voor de emitter ligt in de eerste verdieping 5 en het   aansluitvlak   12 voor de basis in de verdere verdieping 50. Deze uitvoeringsvorm heeft als voordeel dat de plaatsingsmogelijkheid van het   aansluitvlak   13 van de emitterzone 24 groot is. Zo kan het   aansluitvlak   13 voor de emitter op een zodanige plaats rondom het halfgeleiderelement geplaatst worden, dat de lengte van een verbinding tussen het   aansluitvlak   13 en een aansluitpoot van het leadframe kort is, terwijl ook op eenvoudige wijze meer dan   een   aansluitvlak 13 geplaatst kan worden, zoals getoond in het uitvoeringsvoorbeeld van de figuren 5,6 en 7.

   Dit is met name voor relatief hoogfrequente transistoren van belang, omdat de lengte van een verbinding tussen het   aansluitvlak   13 en een aansluitpoot van het leadframe een impedantie vormt, die de hoogfrequent eigenschappen van de transistor ongunstig beinvloedt, immers een verhoging van de emitterimpedantie vergroot de terugkoppeling en verlaagt de versterking van de transistor. Door meerdere aansluitvlakken 13 parallel te schakelen en te verbinden met een aansluitpoot van het leadframe vermindert de impedantie ook. Door toepassing van de uitvinding vindt geen kortsluiting tussen emitter en basis van de transistor plaats. 



   Figuren 5 en 6 laten zien dat in een verdere uitvoeringsvorm van de uitvinding op de bodem 7 van een verdieping 5 een verder aansluitpunt 20 van het halfgeleiderelement voorzien van een   aansluitvlak   80 aanwezig is. Het verdere aansluitpunt 20 op de bodem 7 van de verdieping 5 sluit in dit voorbeeld een collectorzone van het halfgeleiderelement aan, die verbonden is met de aansluitvlakken 80 op de bodem 7. 



  De aansluitvlakken 80 dienen om een verbinding te leggen met een aansluitpoot van het leadframe. Er bevinden zich dan op de bodem 7 van deze verdieping 5 twee aansluitvlakken 13 en 80 voor verschillende aansluitpunten 3 en 20 en wel   een   voor het emittergebied 24 en   een   voor het collectorgebied 21. In dit voorbeeld is elk halfgeleiderdeelelement voorzien van een eigen   aansluitvlak   80.

   Aangezien de aansluitpunten 20 van het collectorgebied 21 niet via een geleidend spoor op een wand 6 van de verdieping 5 wordt verbonden met het   aansluitvlak   80, treedt er geen kortsluiting op tussen het verdere aansluitpunt 20 en het aansluitpunt 3 grenzend aan het oppervlak 4, of met andere woorden ondanks het feit dat er twee aansluitvlakken 13 en 80 in de verdieping 

 <Desc/Clms Page number 12> 

 5 zijn, bevindt zich op de wand 6 van deze verdieping 5 maar   een   geleidend spoor 11, namelijk dat spoor 11, dat aansluitpunt 3, dat grenst aan het oppervlak 4 verbindt met zijn aansluitvlakken 13 op de bodem 7 van de verdieping 5. 



   De halfgeleiderinrichtingen volgens figuren 3 t/m 6 kunnen op een standaard wijze, bij voorbeeld als volgt, gefabriceerd worden. Op een hooggedoteerd   n'-type   silicium substraat 21 wordt in een reactor een   1, 5 Am   dikke n type epitaxiale laag 22, die een ruimteladingsgebied voor de collector van de transistor vormt, gegroeid. Vervolgens wordt epitaxiaal in een reactor een 50 nm dikke p-type laag 23 gegroeid. Vervolgens wordt op het oppervlak 4 ca. 300 nm plasma oxyde bij ca.   400 C   depositie temperatuur gedeponeerd. M. b. v. fotolithografische technieken wordt het plasmaoxyde in patroon gebracht tot een etsmasker, waarna d. m. v. etsen van verdiepingen 5,50 mesa-structuren gerealiseerd worden.

   Bij het etsen wordt eerst m. b. v. plasma etsen anisotroop door het p-type gebied 23 geëtst, waarna met een KOH ets het   n'-type   gebied 22 wordt weggeëtst. Het stoppen van het etsen gebeurt in het hooggedoteerde   n'-gebied   21. Het etsmasker wordt dan verwijderd. Over het hele oppervlak 4 van het halfgeleiderlichaam   1,   over de wanden 6,56 en de bodems 7,57 van de verdiepingen 5,50 wordt vervolgens m. b. v. standaard technieken een plasma oxyde 8 gedeponeerd met een dikte van 300 nm. Dit oxyde 8 passiveert wanden 6,56 van de verdiepingen 5,50 waar pn-overgangen tussen de gebieden 22,23 aan het oppervlak komen. In dit oxyde 8 wordt een aansluitpunt 2 voor de basisaansluiting van de transistor aangebracht in de vorm van contactgaten 2.

   Via de basiscontactgaten 2 wordt dan op bekende wijze het pu-type basiscontactgebied 25 aangebracht. Dan wordt het aansluitpunt 3 voor de emitteraansluiting van de transistor aangebracht in de vorm van contactgaten 3 en worden via deze emittercontactgaten 3   n'-type   emittergebieden 24 aangebracht. Voor de halfgeleiderinrichting volgens figuren 5,6 en 7 wordt ook het aansluitpunt 20 voor de collectoraansluiting van de transistor gemaakt in de vorm van contactgaten 20. Vervolgens worden in de contactgaten 2 en 3 op bekende wijze, via het aanbrengen van een geleidende laag en sputter etsen, geleidende sporen 10,11 van goud aangebracht, die de aansluitpunten 2,3 verbinden met de aansluitvlakken 12,13. Voor de halfgeleiderinrichting volgens figuren 5,6 en 7 worden tegelijkertijd ook aansluitvlakken 80 voor de collectoraansluiting van de transistor gefabriceerd.

   Voor de halfgeleiderinrichting volgens figuren 3 en 4 wordt op een onderkant van het halfgeleidersub- 

 <Desc/Clms Page number 13> 

 straat 21 een   aansluitvlak   90 voor de collector aangebracht. 



  De halfgeleiderlichamen, waarvan er vele naast elkaar op een halfgeleiderplak vervaardigd zijn, worden tenslotte van elkaar losgemaakt door krassen en breken. Het halfgeleiderlichaam wordt afgemonteerd op een leadframe en omsloten door een behuizing. 



   De uitvinding is niet beperkt tot de hiervoor beschreven uitvoeringsvoorbeelden. Zo kunnen een aantal verdiepingen 50 aanwezig zijn. De halfgeleiderinrichting kan dan bijvoorbeeld een mesa-structuur in de vorm van een honingraat hebben. 



  Wanden van de honingraat vormen dan de afscheidingen (dammen) van de verdiepingen, terwijl op kruisingen van afscheidingen, een halfgeleider (deel) element aanwezig is. 



  Het halfgeleidermateriaal van het halfgeleiderlichaam kan i. p. v. silicium ook germanium, silicium-germanium, GaAs of een andere   halfgeleider   zijn. Ook kunnen andere technieken, dan beschreven, bijvoorbeeld diffusie   i. p. v. implantade   of epitaxie, of nat chemisch etsen i. p. v. plasma etsen gebruikt worden. De oxydelaag 8 kan i. p. v. plasma oxyde ook bijvoorbeeld van TEOS gemaakt zijn. De doteringen kunnen ook tegengesteld aan die van de uitvoeringsvoorbeelden zijn, d. w. z. het eerste geleidingstype is dan p-type. Ook kan de hoogte van de doteringen variëren zonder dat dit afbreuk doet aan de uitvinding. In de uitvoeringsvoorbeelden zijn transistoren beschreven, maar de uitvinding kan ook toegepast worden op andere halfgeleiderelementen als bijvoorbeeld diodes, thyristoren.

   Ook kan de mesa-structuur meerdere halfgeleiderelementen bevatten, die voorzien zijn van aansluitpunten op de bovenkant van de mesa-structuur. Deze aansluitpunten zijn dan verbonden met aansluitvlakken in verschillende verdiepingen. De halfgeleiderelementen kunnen ook in de mesa-structuur doorverbonden zijn tot verdere halfgeleiderelementen in de vorm van bij voorbeeld cascodeschakelingen, of gecombineerd met bijvoorbeeld weerstandsgebieden en of condensatoren, m. a. w. de mesastructuur omvat dan een schakeling voorzien van een halfgeleiderelement, waarbij de schakeling aansluitpunten heeft, die d. m. v. geleidende sporen doorverbonden zijn met aansluitvlakken in verschillende verdere verdiepingen.

Claims (7)

  1. Conclusies 1. Halfgeleiderinrichting met een halfgeleiderlichaam bevattende een halfgeleiderelement met aansluitpunten, waarbij het halfgeleiderelement grenst aan een oppervlak van het halfgeleiderlichaam en lateraal geisoleerd en omsloten is door een eerste verdieping in het oppervlak, waarbij de verdieping voorzien is van een wand en een bodem, waarbij het oppervlak van het halfgeleiderlichaam en de wand en de bodem van de verdieping bedekt zijn met een isolerende laag, waarbij de aansluitpunten zijn aangebracht in de isolerende laag op het oppervlak van het halfgeleiderlichaam en waarbij de aansluitpunten verbonden zijn met geleidende sporen, die de aansluitpunten via een wand verbinden met bij de aansluitpunten horende aansluitvlakken op een bodem, met het kenmerk,
    dat er in het oppervlak van het halfgeleiderlichaam en omgeven door de eerste verdieping een of meer verdere verdiepingen aanwezig zijn, waarbij op de bodem van de eerste en de verdere verdieping (en) per verdieping slechts één aansluitvlak aanwezig is dat via een geleidend spoor verbonden is met een aansluitpunt op het oppervlak van het halfgeleiderlichaam.
  2. 2. Halfgeleiderinrichting volgens conclusie 1 met het kenmerk, dat de geleidende sporen goud bevatten.
  3. 3. Halfgeleiderinrichting volgens een der voorgaande conclusies met het kenmerk, dat de wanden van de verdiepingen een hoek van meer dan 50 met de bodem van de verdiepingen maken.
  4. 4. Halfgeleiderinfichting volgens een der voorgaande conclusies met het kenmerk, dat het geleidende spoor slechts op het oppervlak van het halfgeleiderlichaam en op de bodem van de verdieping in patroon gebracht is.
  5. 5. Halfgeleiderinrichting volgens een der voorgaande conclusies met het kenmerk, dat op de bodem van een verdieping een verder aansluitpunt van het halfgeleiderelement voorzien van een aansluitvlak aanwezig is.
  6. 6. Halfgeleiderinrichting volgens een der voorgaande conclusies met het kenmerk, dat het halfgeleiderelement een aantal halfgeleiderdeelelementen omvat, die door dammen verbonden zijn, waarbij de halfgeleiderdeelelementen en de dammen de verde- <Desc/Clms Page number 15> re verdieping (en) omsluiten.
  7. 7. Halfgeleiderinrichting volgens een der voorgaande conclusies met het kenmerk, dat het halfgeleiderelement een transistor omvat met als aansluitpunten basis-en emittercontacten, waarbij het aansluitvlak voor het emittercontact in de eerste verdieping ligt en het aansluitvlak voor het basiscontact in de verdere verdieping.
BE9301029A 1993-10-01 1993-10-01 Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. BE1007589A3 (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
BE9301029A BE1007589A3 (nl) 1993-10-01 1993-10-01 Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement.
DE1994622252 DE69422252T2 (de) 1993-10-01 1994-09-28 Halbleiteranordnung mit einem Halbleiterelement ausgestaltet in einer Mesastruktur
EP94202803A EP0646960B1 (en) 1993-10-01 1994-09-28 Semiconductor device with a semiconductor element provided in a mesa structure
JP23351094A JPH07161762A (ja) 1993-10-01 1994-09-28 半導体デバイス
KR1019940024852A KR100313984B1 (ko) 1993-10-01 1994-09-30 메사구조체에 제공된 반도체소자를 구비한 반도체 디바이스
US08/316,304 US5569952A (en) 1993-10-01 1994-09-30 Semiconductor device with a semiconductor element provided in a mesa structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
BE9301029A BE1007589A3 (nl) 1993-10-01 1993-10-01 Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement.

Publications (1)

Publication Number Publication Date
BE1007589A3 true BE1007589A3 (nl) 1995-08-16

Family

ID=3887383

Family Applications (1)

Application Number Title Priority Date Filing Date
BE9301029A BE1007589A3 (nl) 1993-10-01 1993-10-01 Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement.

Country Status (6)

Country Link
US (1) US5569952A (nl)
EP (1) EP0646960B1 (nl)
JP (1) JPH07161762A (nl)
KR (1) KR100313984B1 (nl)
BE (1) BE1007589A3 (nl)
DE (1) DE69422252T2 (nl)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69727788T2 (de) * 1996-07-03 2004-12-30 Koninklijke Philips Electronics N.V. Halbleiteranordnung mit spezieller emitterverbindung
DE19918823C1 (de) * 1999-04-26 2000-07-20 Huwil Werke Gmbh Deckelsteller
DE19934253A1 (de) * 1999-07-21 2001-05-23 Infineon Technologies Ag Binäres Rechenwerk
ATE459981T1 (de) * 2000-03-30 2010-03-15 Nxp Bv Halbleiterbauelement und dessen herstellungsverfahren
DE102004038699A1 (de) 2004-08-10 2006-02-23 Atmel Germany Gmbh Kaskode, Kaskodenschaltung und Verfahren zur vertikalen Integration von zwei Bipolartransistoren zu einer Kaskodenanordnung
JP2006210786A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd トランジスタ
EP2458639A1 (en) * 2010-11-25 2012-05-30 Nxp B.V. Bipolar transistor with base trench contacts insulated from the emitter.

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2077332A7 (nl) * 1970-01-26 1971-10-22 Westinghouse Electric Corp
DE2601131A1 (de) * 1975-04-17 1976-10-28 Agency Ind Science Techn Halbleitereinrichtungen vom druckkontakt-typ
US4247859A (en) * 1974-11-29 1981-01-27 Westinghouse Electric Corp. Epitaxially grown silicon layers with relatively long minority carrier lifetimes
DE3134074A1 (de) * 1980-09-01 1982-05-06 Hitachi, Ltd., Tokyo Halbleiterbauelement

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739387A (en) * 1981-03-19 1988-04-19 General Electric Company Amplifying gate thyristor having high gate sensitivity and high dv/dt rating
JPS59163865A (ja) * 1983-03-08 1984-09-14 Toshiba Corp ゲ−トタ−ンオフサイリスタ
US5389552A (en) * 1993-01-29 1995-02-14 National Semiconductor Corporation Transistors having bases with different shape top surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2077332A7 (nl) * 1970-01-26 1971-10-22 Westinghouse Electric Corp
US4247859A (en) * 1974-11-29 1981-01-27 Westinghouse Electric Corp. Epitaxially grown silicon layers with relatively long minority carrier lifetimes
DE2601131A1 (de) * 1975-04-17 1976-10-28 Agency Ind Science Techn Halbleitereinrichtungen vom druckkontakt-typ
DE3134074A1 (de) * 1980-09-01 1982-05-06 Hitachi, Ltd., Tokyo Halbleiterbauelement

Also Published As

Publication number Publication date
KR100313984B1 (ko) 2002-04-06
JPH07161762A (ja) 1995-06-23
EP0646960B1 (en) 1999-12-22
DE69422252T2 (de) 2000-07-27
EP0646960A1 (en) 1995-04-05
DE69422252D1 (de) 2000-01-27
US5569952A (en) 1996-10-29
KR950012657A (ko) 1995-05-16

Similar Documents

Publication Publication Date Title
KR100243658B1 (ko) 기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법
US6114768A (en) Surface mount die by handle replacement
US5578841A (en) Vertical MOSFET device having frontside and backside contacts
EP0380327A2 (en) Structure of semiconductor device with funnel-shaped inter-level connection
US6680494B2 (en) Ultra high speed heterojunction bipolar transistor having a cantilevered base
US9761550B2 (en) Power semiconductor device with a double metal contact and related method
US5929488A (en) Metal-oxide semiconductor device
US5929490A (en) Semiconductor device with an improved body contact hole structure
KR100398164B1 (ko) 절연게이트반도체장치
BE1007589A3 (nl) Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement.
US5888889A (en) Integrated structure pad assembly for lead bonding
US6262442B1 (en) Zener diode and RC network combination semiconductor device for use in integrated circuits
US5683919A (en) Transistor and circuit incorporating same
US3631307A (en) Semiconductor structures having improved high-frequency response and power dissipation capabilities
JPH06177242A (ja) 半導体集積回路装置
US5329154A (en) Compound semiconductor integrated circuit having improved electrode bonding arrangements
JP2809998B2 (ja) 電力用ｍｏｓデバイスチップ及びパッケージアッセンブリ
US5933715A (en) Process for manufacturing discrete electronic devices
JPH06314790A (ja) 半導体デバイス及び半導体デバイス製造方法
TWI823771B (zh) 垂直式半導體功率器件及其製造方法
KR100471520B1 (ko) 반도체디바이스
US20020137322A1 (en) Reduced mask count process for manufacture of mosgated device
JP3152290B2 (ja) 容量素子を含む半導体装置の製造方法
EP1134809A2 (en) Ultra high speed heterojunction bipolar transistor having a cantilivered base
CN115881690A (zh) 半导体结构以及其制作方法

Legal Events

Date Code Title Description
RE Patent lapsed

Owner name: PHILIPS ELECTRONICS N.V.

Effective date: 19951031