DE69422252T2 - Halbleiteranordnung mit einem Halbleiterelement ausgestaltet in einer Mesastruktur - Google Patents

Halbleiteranordnung mit einem Halbleiterelement ausgestaltet in einer Mesastruktur

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Description

  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung wie im Oberbegriff von Anspruch 1 definiert.
  • Eine solche Anordnung ist als Halbleiteranordnung mit Mesa-Isolation bekannt. Das Halbleiterelement ist beispielsweise ein Bipolartransistor, bei dem die Halbleiterzonen in der oberen Fläche des Mesa die Basis und die Emitterzone des Transistors sind. Diese Halbleiterzonen sind mit Hilfe von Leiterbahnen, die auf der Isolierschicht vorgesehen sind, mit Kontaktflecken (eng.: bond pads) verbunden. In diesem Beispiel sind die Emitterzonen mit einem Emitterkontaktfleck verbunden, die Basiszone mit einem Basiskontaktfleck. Die Kontaktflecken dienen zur Herstellung eines elektrischen Kontakts mit Anschlussbeinen eines Leiterrahmens, beispielsweise durch Kontaktdrähte oder Kontakterhebungen, sogenannten "Bumps". Die Kontakflecken sind verhältnismäßig groß, um einen solchen Kontakt zu erleichtern. Die Kontaktflecken liegen daher nahe dem Mesa auf der Oberfläche des Halbleitersubstrats und nicht auf der Spitze des Mesa. Die Platzierung von verhältnismäßig großen Kontakflecken auf der Spitze des Mesa würde zu einer Vergrößerung des Mesa führen, was zu hohen Kapazitäten in dem Element führt. Dies kann das Element für hohe Frequenzen ungeeignet machen.
  • Patent Abstract of Japan, Bd. 16, Nr. 330 [4-199719] beschreibt eine Anordnung der zuvor erwähnten Art mit einem Transistor mit hoher Elektronenbeweglichkeit (HEMT) als Halbleiterelement. Dieses Element umfasst eine Gate-, Source- und Drainzone, die in der Oberfläche des Mesa gebildet sind. Diese Zonen sind über Leiterbahnen mit Kontaktflecken auf der Oberfläche des Substrats nahe dem Mesa verbunden.
  • Infolge zunehmender Miniaturisierung werden in der Praxis Halbleiteranordnungen mit immer kleineren Details hergestellt. Die bekannte Halbleiteranordnung hat den Nachteil, dass die Herstellung miniaturisierter bekannter Halbleiterkörper infolge von Kurzschlüssen zwischen Kontaktflecken des Halbleiterelements zu Ausfall führt.
  • Der Erfindung liegt unter anderem die Aufgabe zugrunde, die Halbleiteranordnung der eingangs erwähnten Art so zu entwerfen, dass der genannte Nachteil nicht auftritt.
  • Zur Lösung dieser Aufgabe ist die Anordnung erfindungsgemäß durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 gekennzeichnet.
  • Es hat sich gezeigt, dass in der bekannten Anordnung Kurzschlüsse zwischen den Leiterbahnen, die die Halbleiterzonen mit den Kontakflecken verbinden, auftreten können. Die Erfindung beruht auf der Erkenntnis, dass diese Kurzschlüsse stattfinden, wenn sich mehr als eine Leiterbahn auf der Wand des Mesa befinden. Es hat sich gezeigt, dass der Kurzschluss zwischen den Bahnen auf dieser Wand stattfindet. Insbesondere die Bildung der Leiterbahnen auf der Wand durch Strukturieren eines Photolacks und Ätzen einer leitenden Schicht, beispielsweise durch reaktives Ionenätzen (RIE), führt zu Kurzschlüssen. Wenn die Belichtung des Photolacks oder das Ätzen der leitenden Schicht infolge einer verhältnismäßig steilen Wand des Mesa unvollständig erfolgt, bleiben Spuren der leitenden Schicht zwischen den Bahnen auf der Wand, wodurch diese Leiterbahnen kurzgeschlossen werden können. Häufig wird dann um den gesamten Mesa herum auf der Wand eine kontinuierliche leitende Schicht erzeugt. Die erfindungsgemäße Maßnahme bedeutet, dass nur eine einzige Verbindung auf jeder Wand des Mesa gebildet werden muss. Es gibt nur eine einzige Leiterbahn auf jeder Wand des Mesa, so dass Kurzschluss mit anderen Bahnen nicht auftreten kann. Da die Wände vollständig voneinander getrennt sind, d. h. miteinander keine Verbindungen haben, ist Kurzschluss zwischen Leiterbahnen nicht möglich. Es sei bemerkt, dass es möglich ist, dass ein Halbleiterelement, beispielsweise ein Transistor, mit mehreren gesonderten Emitter- und Basisregionen versehen wird. In einem solchen Fall können die gesonderten Emittergebiete mit einem einzigen Emitterkontaktfleck verbunden werden und die gesonderten Basisgebiete mit einem einzigen Basiskontaktfleck.
  • Die Leiterbahnen können aus verschiedenen Materialien, wie Aluminium oder Polysilicium, hergestellt werden. In einer bevorzugten Ausführungsform der Erfindung umfassen die Leiterbahnen Gold. Leiterbahnen, die Gold umfassen, haben einen geringen Widerstand, was hohe Schaltfrequenzen des Halbleiterelements möglich macht. Wenn der Kontaktfleck auch aus einer Gold enthaltenden Legierung hergestellt ist, treten zwischen Kontaktflecken und Goldkontaktdrähten oder Bumps, wie sie zur Herstellung von Verbindungen zwischen Kontaktflecken und einem Anschlussbein des Gehäuses verbreitete Verwendung finden, keine Korrosionsprobleme auf. Wegen der edlen Natur von Gold haben Schichten, die Gold umfassen, verhältnismäßig schlechte Ätzeigenschaften, so dass eine zunehmende Miniaturisierung in der bekannten Anordnung leicht zu Kurzschlüssen zwischen Leiterbahnen führen kann. Derartige Probleme treten in einer erfindungsgemäßen Anordnung nicht auf.
  • In einer weiteren Ausführungsform bilden die Wand des Mesa und die Wand der Vertiefung mit der Oberfläche des Substrats einen Winkel von mehr als 50º. Diese Ausführungsform hat den Vorteil, dass die Mesastruktur scharf definiert ist, wodurch parasitäre Kapazitäten in dem Halbleiterelement klein bleiben. Die erfindungsgemäße Anordnung ergibt selbst bei einem solchen Spitzenwinkel zwischen der Wand und dem Boden keine Probleme mit Kurzschlüssen von Leiterbahnen.
  • In einer Ausführungsform der Anordnung ist die Leiterbahn nur auf der Oberfläche des Mesa, der Oberfläche des Substrats nahe dem Mesa und auf dem Boden der Vertiefung strukturiert. Die Leiterbahnen auf den Wänden des Mesa sind dann nicht strukturiert. Die Wände sind vollständig mit einer leitenden Schicht bedeckt. Wegen der speziellen Geometrie der Halbleiteranordnung tritt selbst in diesem Fall kein Kurzschluss zwischen Kontaktflecken auf.
  • In einer weiteren Ausführungsform der Erfindung befindet sich ein weiterer Kontaktfleck auf der Oberfläche des Substrats nahe dem Mesa. Dieser weitere Kontaktfleck kann beispielsweise eine Verbindung für einen Kollektor eines Bipolartransistors sein. Auf der Oberfläche des Substrats nahe dem Mesa befinden sich dann zwei Kontaktflecken, d. h. einer, der mit einer zur Spitze des Mesa leitenden Spur verbunden ist, und beispielsweise ein mit dem Halbleitersubstrat verbundener. Obwohl auf der Oberfläche des Substrats nahe dem Mesa zwei Kontaktflecken vorhanden sind, befindet sich auf der Wand des Mesa nur eine Leiterbahn. Daher kann zwischen den beiden Kontaktflecken kein Kurzschluss auftreten.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Weiteren näher beschrieben. Es zeigen:
  • Fig. 1 eine Draufsicht einer bekannten Halbleiteranordnung mit einem Transistor in einer Mesastruktur;
  • Fig. 2 einen Querschnitt entlang der Linie I-I in Fig. 1 einer bekannten Halbleiteranordnung;
  • Fig. 3 eine Draufsicht einer Halbleiteranordnung mit einem Transistor in einer Mesastruktur gemäß der Erfindung;
  • Fig. 4 einen Querschnitt entlang der Linie II-II in Fig. 3 einer erfindungsgemäßen Halbleiteranordnung;
  • Fig. 5 eine Draufsicht einer Halbleiteranordnung mit einer Anzahl Halbleiterunterelementen gemäß der Erfindung;
  • Fig. 6 einen Querschnitt entlang der Linie III-III in Fig. 5 einer erfindungsgemäßen Halbleiteranordnung und
  • Fig. 7 einen Querschnitt entlang der Linie IV-IV in Fig. 5 einer erfindungsgemäßen Halbleiteranordnung.
  • Die Zeichnung ist rein schematisch und nicht maßstabsgetreu. Gleiche Teile haben in der Zeichnung im Allgemeinen die gleichen Bezugszeichen.
  • Fig. 1 und 2 zeigen eine bekannte Halbleiteranordnung mit einem Halbleiterkörper 1, der aus einem Halbleitersubstrat 21 und einem auf dem Halbleitersubstrat 21 gebildeten Mesa 22 besteht, wobei der Mesa eine obere Fläche 4 und eine Wand 6 aufweist. In diesem Beispiel umfasst die Anordnung ein n&spplus;-Siliciumsubstrat 21, das mit einer epitaktisch aufgewachsenen Schicht 22 vom n&supmin;-Typ versehen ist. Das Substrat 21 und die Schicht 22 wirken als Kollektorgebiet des Transistors. Eine p-Schicht 23, die als Basisgebiet wirkt, ist in dieser Schicht durch Implantation und Diffusion angebracht. Das Basisgebiet 23 des Transistors ist in der oberen Fläche 4 des Mesa 22 mit einer Halbleiterzone 25 mit einer p&spplus;- Dotierung zum Kontaktieren des Basisgebietes 23 versehen. Ein n&spplus;-Emittergebiet 24 ist ebenfalls in diesem Basisgebiet 23 in der oberen Fläche 4 angebracht. Die Schicht 22 und das Basisgebiet 23 sind durch die Vertiefung 5 seitlich begrenzt. Ränder der Vertiefung werden mit gepunkteten Linien 14, 15 (Fig. 1) in der Draufsicht angedeutet.
  • Auf der oberen Fläche 4 und der Wand 6 des Mesa sowie auf der Oberfläche 7 des Substrats 21 nahe dem Mesa 22 ist eine Isolierschicht 8 gebildet worden; in diesem Beispiel aus Siliciumoxid.
  • In der Isolierschicht 8 auf der oberen Fläche 4 des Mesa 22, in dem Halbleiterzonen 24, 25 des Halbleiterelementes freigelegt sind, sind Kontaktlöcher 2, 3 gebildet.
  • Die Basis- und Emitterzonen sind mit Basis- und Emitterkontaktflecken 12, 13 elektrisch verbunden, und zwar mit Hilfe von Leiterbahnen 10, 11, die üblicherweise aus dem gleichen Material hergestellt sind wie die Kontaktflecken und in der Isolierschicht 8 angebracht sind. Die Kontaktflecken 12, 13 dienen zur Herstellung eines elektrischen Kontakts mit Anschlussbeinen eines Leiterrahmens mit Hilfe beispielsweise von Kontaktdrähten oder Kontakterhebungen, sogenannten Bumps. Die Kontaktflecken 12, 13 sind verhältnismäßig groß, um einen solchen Kontakt zu erleichtern. Wenn die Kontaktflecken 12, 13 auf der oberen Fläche 14 des Mesa platziert worden wären, d. h. auf dem Halbleiterelement, würde dies zu einer Vergrößerung des Mesa führen, was wiederum zu verhältnismäßig hohen Kapazitäten in dem Halbleiterelement führt, wodurch das Halbleiterelement beispielsweise ungeeignet für hohe Frequenzen würde. Die Kontaktflecken 12, 13 liegen daher nahe dem Halbleiterelement auf der Oberfläche des Substrats. Die Leiterbahnen 10, 11, verlaufen von der Oberfläche 4 über die Wand 6 des Mesa hinunter zu Oberfläche 7.
  • Infolge zunehmender Miniaturisierung müssen in der Praxis Halbleiteranordnungen mit immer kleineren Details hergestellt werden. Es hat sich gezeigt, dass Miniaturisierung bekannter Halbleiteranordnungen infolge von Kurzschlüssen zwischen Kontaktflecken 12, 13 mit der Erzeugung von Ausfall bei der Fertigung miniaturisierter bekannter Anordnungen einhergeht.
  • Fig. 3 und 4 zeigen eine erfindungsgemäße Halbleiteranordnung, wobei Bezugszeichen verwendet werden, die denen in Fig. 1 und 2 entsprechen. Fig. 3 ist eine Draufsicht eines Viertels der Halbleiteranordnung und Fig. 4 ist ein Querschnitt entlang der Linie II-II in Fig. 3. Die Halbleiteranordnung ist axialsymmetrisch um die Achse M.
  • Gemäß der Erfindung ist der Mesa mit einer Vertiefung 50 versehen, die eine Wand 56 und einen Boden 57 hat. Die Isolierschicht 8 ist auch auf der Wand 56 und dem Boden 57 der Vertiefung 50 aufgebracht. Die ersten Halbleiterzonen 25 sind mit einem Kontaktfleck 12 verbunden, der auf dem Boden 57 der Vertiefung 50 des Mesa angebracht ist, während die zweiten Halbleiterzonen 24 mit einem Kontaktfleck 13 verbunden sind, der auf der Oberfläche 7 des Halbleitersubstrats 21 nahe dem Mesa 22 angebracht ist.
  • Die Erfindung beruht auf der Erkenntnis, dass bei einer Miniaturisierung der bekannten Halbleiteranordnung der Fig. 1 und 2 Kurzschlüsse zwischen den Kontaktflecken 12, 13 die Folge von Kurzschlüssen zwischen den Leiterbahnen 10, 11 sind, die die Halbleiterzonen 24, 25 mit den Kontaktflecken 12, 13 verbinden. In der bekannten Anordnung von Fig. 1 und 2 treten Kurzschlüssen zwischen Leiterbahnen 10, 11 auf, wenn mehr als ein Kontaktfleck 12, 13 auf dem Boden 7 einer Vertiefung 5 liegt. Es hat sich in der Praxis gezeigt, dass der Kurzschluss auf der Wand 6 des Mesa 22 stattfindet. Insbesondere die Herstellung der Leiterbahnen 10, 11 durch Belichtung eines Photolacks auf der Wand 6 zum Strukturieren einer leitenden Schicht und Ätzen der leitenden Schicht auf der Wand, beispielsweise durch reaktives Ionenätzen (RIE), führt zu Problemen. Wenn die Belichtung des Photolacks und das Ätzen unvollständig erfolgen, bleiben Spuren der leitenden Schicht auf der Wand 6, wodurch Leiterbahnen 10, 11, die entlang dieser Wand 6 verlaufen, kurzgeschlossen werden. Dies erfolgt insbesondere, wenn um die Mesastruktur herum infolge von Unterätzen bei der Herstellung des Mesa ein Graben 17 erzeugt wird. Es hat sich als schwierig erwiesen, die leitende Schicht vollständig aus dem Graben 17 entfernen. Dank der erfindungsgemäßen Maßnahme befindet sich in der Vertiefung 15 nur ein Kontaktfleck 12 und auf der Oberfläche nahe dem Mesa nur ein Kontaktfleck 13. Auf der Wand 6 des Mesa 22 wird es nur eine Leiterbahn 11 geben und auch nur eine Leiterbahn 10 auf der Wand 56 des Mesa 22, so dass Kurzschlüsse zwischen den Bahnen 10, 11 nicht auftreten.
  • Die Leiterbahnen 10, 11 umfassen vorzugsweise Gold. Es hat sich gezeigt dass mit zunehmender Miniaturisierung bei der bekannten Anordnung Probleme auftreten, insbesondere wenn Leiterbahnen aus Gold oder einer Gold enthaltenden Legierung verwendet werden. Dies hängt damit zusammen, dass Schichten, die Gold umfassen, wegen der edlen Natur des Goldes verhältnismäßig schwierig zu ätzen sind, so dass Kurzschlüsse zwischen Leiterbahnen 10, 11 leicht auftreten können. Durch Implementierung der Erfindung können Probleme mit Kurzschlüssen zwischen Schichten, die Gold umfassen, verhindert werden, wobei trotzdem die Vorteile von Goldbahnen erhalten bleiben. Eine Gold enthaltende Bahn hat einen geringen Widerstand, was kurze RC-Zeiten und somit hohe Schaltfrequenzen des Halbleiterelements ermöglicht. Wenn die Kontaktflecken 12, 13 auch aus der Gold enthaltenden Legierung hergestellt sind, treten zudem keine Korrosionsprobleme zwischen diesen Kontaktflecken und Goldkontaktdrähten auf, wie sie im Allgemeinen zur Herstellung von Verbindungen zwischen Kontaktflecken und einem Anschlussbein des Leiterrahmens verwendet werden.
  • In einer weiteren Ausführungsform bilden die Wand 6 des Mesa 22 und die Wand 56 der Vertiefung 50 mit der Oberfläche des Halbleitersubstrats einen Winkel von mehr als 50º (siehe Fig. 4). Diese Ausführungsform hat den Vorteil, dass die Mesastruktur scharf definiert ist, so dass parasitäre Kapazitäten des Halbleiterelements klein bleiben. Die erfindungsgemäße Anordnung ergibt keine Probleme mit Kurzschlüssen von Leiterbahnen 10, 11, selbst bei einem solchen Spitzenwinkel zwischen der Wand 6, 56 und der Oberfläche.
  • In einer weiteren Ausführungsform sind die Leiterbahnen 10, 11 nur auf der Oberfläche 4 des Mesa 22, der Oberfläche 7 des Substrats 21 nahe dem Mesa 22 und dem Boden 57 der Vertiefung 50 strukturiert. Die Leiterbahnen 10, 11 sind auf den Wänden 6, 56 nicht strukturiert. Jede Wand 6, 56 ist daher vollständig von einer leitenden Schicht bedeckt. Infolge der speziellen Geometrie der erfindungsgemäßen Halbleiteranordnung treten selbst in diesem Fall keine Kurzschlüsse zwischen Anschlussflecken auf.
  • Fig. 1 bis 4 zeigen, dass es möglich ist, ein Halbleiterelement, beispielsweise einen Transistor, mit mehreren gesonderten Emitter- und Basisgebieten zu versehen. In einem solchen Fall können die gesonderten Emittergebiete mit einem einzigen Emitterkontaktfleck und die gesonderten Basisgebiete mit einem einzigen Basiskontaktfleck verbunden werden.
  • Fig. 3 und 4 zeigen erste Ausführungsform der Erfindung, in der das Halbleiterelement einen Mesa in Form einer ringförmigen Struktur mit einer Vertiefung 50 innerhalb der Struktur umfasst. Die Halbleiteranordnung von Fig. 3 und 4 nutzt die verfügbare Oberfläche des Halbleiterkörpers in effizienter Weise.
  • Fig. 5 ist eine Draufsicht und Fig. 6, 7 sind Querschnitte einer weiteren Ausführungsform der erfindungsgemäßen Halbleiteranordnung entlang der Linien III-III bzw. IV-IV in Fig. 5. In dieser Ausführungsform umfasst das Halbleiterelement eine Anzahl von Halbleiterunterelementen 100, die durch Stege 115 miteinander verbunden sind, wobei die Halbleiterunterelemente 100 und die Stege 150 die weitere Vertiefung 50 umschließen. Die Halbleiterunterelemente 100 haben eine Struktur, die der Struktur des Halbleiterelements von Fig. 1 und 2 entspricht. Die Stege sind aus Teilen des Halbleiterkörpers gebildet worden, indem ein Teil des Halbleiterkörpers beim Ätzen stehen gelassen wurde.
  • Im Unterschied zu Fig. 1 bis 4 zeigt Fig. 5 die Ränder der Mesastruktur nicht mit zwei gepunkteten Linien 14, 15, sondern mit einer einzigen gepunkteten Linie 114. Die obere Seite des Mesa, d. h. die Oberfläche 4 des Halbleiterkörpers 1, befindet sich daher zwischen den gepunkteten Linien 114. Die Spuren 16, die auf einer Wand 6, 56 nach dem Ätzen zurückbleiben können, sind in Fig. 5 der Deutlichkeit halber weggelassen worden.
  • Diese Ausführungsform ist besonders günstig, wenn beispielsweise infolge von Designanforderungen, wie Frequenzbereich und gewünschte Leistung, verhältnismäßig kleine Halbleiterelemente 100 gefordert werden. Die Abmessungen der Kontaktflecken 12, 13 sind im Vergleich zu den Halbleiterunterelementen 100 verhältnismäßig groß. Indem das Halbleiterelement in eine Anzahl von Unterelementen aufgeteilt wird, können die Halbleiterunterelemente 100 verhältnismäßig kleine Abmessungen haben, wodurch die Designanforderungen erfüllt werden können, während trotzdem keine Probleme mit Kurzschlüssen von Anschlussflecken 12, 13 auftreten.
  • Fig. 3 bis 7 zeigen, wie das Halbleiterelement einen Transistor umfasst, der Basis- und Emitterkontakte mittels Kontaktlöcher 2, 3 des Halbleiterelements aufweist. Der Anschlussfleck 13 für den Emitter liegt auf der Oberfläche nahe dem Mesa und der Anschlussfleck 12 für die Basis in der weiteren Vertiefung 50. Diese Ausführungsform hat den Vorteil, dass die Positionierungsmöglichkeit für den Kontaktfleck 13 der Emitterzone 24 groß ist. So kann der Anschlussfleck 13 für den Emitter in einer solchen Position um das Halbleiterelement positioniert werden, dass die Länge einer Verbindung zwischen dem Anschlussfleck 13 und einem Anschlussbein des Leiterrahmens klein ist, während es auch möglich ist, in einfacher Weise mehr als einen Anschlussfleck 13 anzubringen, wie in der Ausführungsform von Fig. 5, 6 und 7 gezeigt. Dies ist besonders für verhältnismäßig hochfrequente Transistoren wichtig, weil die Länge eines Anschlusses zwischen dem Anschlussfleck 13 und einem Anschlussbein des Leiterrahmens eine Impedanz bildet, die die Hochfrequenzeigenschaften des Transistors nachteilig beeinflusst; praktisch erhöht eine Zunahme der Emitterimpedanz die Rückkopplung und verringert die Transistorverstärkung. Wenn mehrere Anschlussflecken 13 parallel geschaltet werden und mit einem Anschlussbein des Leiterrahmens verbunden werden, wird die Impedanz entsprechend verringert. Durch Verwendung der Erfindung tritt zwischen Emitter und Basis des Transistors kein Kurzschluss auf.
  • Fig. 5 und 6 zeigen, dass in einer weiteren Ausführungsform der Erfindung sich auf der Oberfläche nahe dem Mesa ein weiteres Kontaktloch 20 befindet, das mit einem Anschlussfleck 30 versehen ist. Das weitere Kontaktloch 20 verbindet sich mit einer Kollektorzone des Halbleiterelements. Der Anschlussfleck 80 dient dazu, mit einem Anschlussbein des Leiterrahmens eine Verbindung herzustellen. Es gibt dann auf der Oberfläche 7 zwei Anschlussflecken 13 und 80 für verschiedene Kontaktlöcher 3 und 20, einen für das Emittergebiet 24 und einen für das Kollektorgebiet 21. Jedes Halbleiterunterelement ist in diesem Beispiel mit seinem eigenen Kontaktfleck 80 versehen.
  • Die Halbleiteranordnungen von Fig. 3 bis 6 können mit einem Standardverfahren hergestellt werden, beispielsweise folgendermaßen. Eine 1,5 um dicke epitaktische Schicht 22 vom n-Typ, die ein Raumladungsgebiet für den Transistorkollektor bildet, wird in einem Reaktor auf ein hochdotiertes n&spplus;-Siliciumsubstrat 21 aufgewachsen. Dann wird in einem Reaktor eine 50 nm dicke p-Schicht 23 epitaktisch aufgewachsen. Anschließend wird auf der Oberfläche 4 bei einer Abscheidungstemperatur von ungefähr 400ºC ungefähr 300 nm Plasmaoxid abgeschieden. Das Plasmaoxid wird mit Hilfe von photolithografischen Techniken zu einer Ätzmaske strukturiert, woraufhin mittels Ätzen Mesastrukturen realisiert werden. Das Ätzen beginnt mit anisotropem Plasmaätzen durch das p-Gebiet 23, wo raufhin das n&supmin;-Gebiet 22 mit einer KOH-Ätzbehandlung weggeätzt wird. In dem hochdotierten n&spplus;-Gebiet 21 wird das Ätzen gestoppt. Die Ätzmaske wird dann entfernt. Anschließend wird ein Plasmaoxid 8 von 300 nm Dicke mit Standardtechniken über der gesamten Oberfläche 4 des Halbleiterkörpers 1 abgeschieden. Das Oxid 8 passiviert die Wände 6, 56 des Mesa 22, wo pn-Übergänge zwischen den Gebieten 22, 23 an die Oberfläche kommen. In diesem Oxid 8 ist ein Kontaktfenster 2 für den Transistorbasisanschluss vorgesehen. Das p&spplus;-Basiskontaktgebiet 25 wird dann in bekannter Weise durch die Basiskontaktlöcher 2 aufgebracht. Dann wird das Kontaktfenster 3 für den Transistoremitteranschluss vorgesehen und durch diese Emitterkontaktlöcher 3 werden n&spplus;-Emittergebiete 24 angebracht. Für die Halbleiteranordnung gemäß Fig. 5, 6 und 7 wird das Kontaktfenster 20 für den Transistorkollektoranschluss ebenfalls hergestellt. Dann werden Leiterbahnen 10, 11 aus Gold in bekannter Weise durch Anbringen einer leitenden Schicht und Sputterätzen in den Kontaktlöchern 2 und 3 angebracht, wodurch die Kontaktlöcher 2, 3 mit den Anschlussflecken 12, 13 verbunden werden. Für die Halbleiteranordnung gemäß Fig. 5, 6 und 7 werden gleichzeitig auch Anschlussflecken 80 für den Transistorkollektoranschluss hergestellt. Auf der unteren Seite des Halbleitersubstrats 21 wird im Fall der Halbleiteranordnung gemäß Fig. 3 und 4 eine Anschlussfläche 90 für den Kollektor vorgesehen.
  • Die Halbleiterkörper, von denen eine große Anzahl auf einer Halbleiterscheibe nebeneinander hergestellt werden, werden durch Einkerben und Brechen schließlich voneinander gelöst. Der Halbleiterkörper wird abschließend auf einem Leiterrahmen montiert und in einem Gehäuse eingeschlossen.
  • Die Erfindung beschränkt sich nicht auf die oben beschriebenen Ausführungsformen. An Stelle von Silicium kann das Halbleitermaterial des Halbleiterkörpers Germanium, Siliciumgermanium, GaAs oder irgendein anderer Halbleiter sein. Andere als die beschriebenen Techniken, beispielsweise Diffusion an Stelle von Implantation oder Epitaxie oder nasschemisches Ätzen an Stelle von Plasmaätzen können auch verwendet werden. Die Oxidschicht 8 kann auch TEOS sein an Stelle von Plasmaoxid. Die Dotierungstypen können denen der Ausführungsformen entgegengesetzt sein, d. h. der erste Leitungstyp ist dann der p-Typ. Auch können sich die Dotierungsniveaus ändern, ohne von der Erfindung abzuweichen. In den Ausführungsformen sind Transistoren beschrieben worden, aber die Erfindung kann auch auf andere Halbleiterelemente angewendet werden, wie beispielsweise Dioden oder Thyristoren. Die Halbleiterelemente können auch in der Mesastruktur durchverbunden werden um weitere Halbleiterelemente in Form von beispielsweise Kaskodenschaltungen zu bilden, oder sie können beispielsweise mit Widerstandsgebieten und/oder Kondensatoren kombiniert werden, d. h. die Mesastruktur umfasst dann eine Schaltung, die durch Leiterbahnen mit Anschlussflecken in verschiedenen weiteren Vertiefungen verbunden ist.

Claims (5)

1. Halbleiteranordnung mit:
- einem Halbleiterkörper (1), der aus einem Halbleitersubstrat (21) und einem auf dem Halbleitersubstrat (21) gebildeten Mesa (22) besteht, wobei der Mesa eine obere Fläche (4) und eine Wand (6) aufweist,
- einer auf der oberen Fläche (4), auf der Wand (6) des Mesa (22) und auf der Oberfläche (7) des Substrats (21) nahe dem Mesa (22) gebildeten Isolierschicht (8)
- einem Halbleiterelement mit ersten Halbleiterzonen (25) und in der oberen Fläche (4) des Mesa (22) vorgesehenen zweiten Halbleiterzonen (24),
- in der Isolierschicht (8) auf der oberen Fläche (4) des Mesa (22) gebildeten Kontaktlöchern (2, 3), wodurch Teile der Halbleiterzonen (24, 25) des Halbleiterelements freigelegt sind,
- auf der Isolierschicht (8) vorgesehenen Leiterbahnen (10, 11), die die Halbleiterzonen (24, 25) mit Kontaktflecken (12, 13) verbinden,
dadurch gekennzeichnet, dass
- der Mesa mit einer Vertiefung (50) versehen ist, die eine Wand (56) und einen Boden (57) hat,
- die Isolierschicht (8) ebenfalls auf der Wand (56) und dem Boden (57) der Vertiefung (50) vorgesehen ist und
- die ersten Halbleiterzonen (25) mit einem auf dem Boden (57) der Vertiefung (50) des Mesa vorgesehenen Kontaktfleck (12) verbunden sind, während die zweiten Halbleiterzonen (24) mit einem auf der Oberfläche (7) des Halbleitersubstrats (21) nahe dem Mesa (22) vorgesehenen Kontaktfleck (12) verbunden sind.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterbahnen (10, 11) Gold umfassen.
3. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Wand des Mesa und die Wand der Vertiefung (50) mit der Oberfläche des Halbleitersubstrats einen Winkel von mehr als 50º bilden.
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterbahnen (10, 11) nur an der Oberfläche (4) des Mesa (22), der Oberfläche (7) des Substrats nahe dem Mesa (22) und auf dem Boden (57) der Vertiefung (50) strukturiert sind.
5. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Halbleiterzonen (25) die Emitterzonen und die zweiten Halbleiterzonen (24) die Basiszonen eines Bipolartransistors bilden.
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