KR100313984B1 - 메사구조체에 제공된 반도체소자를 구비한 반도체 디바이스 - Google Patents

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헨리쿠스고데프리두스라파엘마스
더르크얀그라베스테진
마틴누스피터요한네스게라두스버르스레이젠
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 반도체 본체(1)의 표면(4)상의 절연층(8)에 제공되며 벽(6)을 가로질러 연결 포인트(2, 3)를 연결 포인트에 속한 연결면(12, 13)에 연결하는 도체 트랙(10, 11)에 연결되고 바닥부(7)에 위치하는 연결 포인트(2, 3)를 구비하며, 반도체 본체 (1)의 표면 (4)에 접하며 , 횡측으로 절연되며 , 벽 (6)및 바닥부(7)와 함께 제공되며 반도체 본체 (1)의 표면 (4)과 저하부(5)의 바닥부(5) 및 벽 (6)이 절연층(8)으로 덮여지는 제 1 저하부(5)에 의해 상기 표면에서 둘러싸이는 반도체 소자를 포함하는 반도체 본체 (1)를 구비한 반도체 디바이스에 관한 것이다.
실제로 연속적인 소형화의 경우 상기와 같은 디바이스의 제조는 연결면(12, 13)사이의 단락에 의해 불량이 야기된다.
본 발명에 따라, 제 1 저하부(5)에 의해 둘러싸인 하나 이상의 부가의 저하부(50)가 반도체 본체 (1)의 표면 (4)에 제공되며, 오직 하나의 연결면(12, 13)만이 상기 각각의 제 1 및 부가의 저하부(5, 50)의 바닥부(7, 27)상에 제공되며 , 상기 연결면은 도체 트랙(10, 11)을 통해 반도체 본체(1)의 표면(4)상의 연결 포인트(2, 3)에 연결된다.
상기 벽 (6)상에 하나 이상의 도체 트랙 (10, 11)이 존재할 때 , 저하부(5)의 벽 (6)상의 공지된 반도체 디바이스에서 단락이 발생하는 것이 발견된다. 본 발명에 따른 조치 덕분에, 오직 하나의 도체 트랙 (10 또는 11)만이 상기 저하부(5, 50)의 벽(6, 56)위에 제공되면, 그 결과 상기벽(6, 56)위에 다른 도체트랙을 구비함에 따른 단락은 발생되지 않는다.

Description

메사 구조체에 제공된 반도체 소자를 구비한 반도체디바이스
본 발명은 연결 포인트를 구비한 반도체 소자를 포함하는 반도체 본체를 갖는 반도체 디바이스에 관한 것으로서, 상기 반도체 소자는 반도체 본체의 표면에 인접해 있고 횡측으로 절연되어 있으며 상기 표면에서 제 1 저하부(depression)에 의해 둘러싸여 있으며, 상기 저하부는 벽 및 바닥부와 함께 제공되며 반도체 본체의 표면과 저하부의 벽 및 바닥부는 절연층으로 덮이며, 상기 연결 포인트는 반도체 본체 표면상의 절연층에 제공되며 연결포인트를 연결 포인트에 속한 연결면에 벽을 가로질러 연결하는 도체 트랙에 연결되며 바닥부상에 위치한다.
상기와 같은 디바이스는 또한 메사 절연체 (mesa insulation)를 구비한 반도체 디바이스로서 공지된다. 사실상 지하부에 의해 둘러싸이고 표면에 인접해 있는 반도체 본체의 상부는 상부면, 벽 및 메사에 이은 바닥부를 구비한 메사를 형성한다. 상기 반도체 소자는 부분적으로 메사에 존재하게 된다. 상기 메사의 상부면상에 존재하는 반도체 소자의 연결포인트는 예를 들어 베이스, 이미터, 콜렉터, 소오스, 드레인, 양극 또는 음극 존을 위한 연결 포인트나 또는 예를 들어 트랜지스터 , 다이오드 또는 사이리스터와 같은 스위칭 소자의 게이트 전극을 위한 연결 포인트를 형성한다. 상기 반도체 소자는 스위칭 소자와 또한 레지스터 및 커패시터등을 포함할 수 있다. 일반적으로 상기 연결 포인트는 메사의 상부면을 덮는 절연층에 있는 접속홀에 의해 형성된다. 상기 접촉 홀을 통해, 메사에 있는 반도체 또는 전도체 영역이 도체 트랙에 연결된다. 상기 연결 포인트는 도체 트랙에 의해 연결 면 또는 결속 패드에 전기적으로 연결되며, 상기 연결 면 또는 결속 패드는 일반적으로 도체 트랙과 같은 물질로 제조된다. 일반적으로 반도체 소자의 각 연결 포인트는 자체의 결속 패드를 가진다. 따라서, 예를 들어 이미터 연결 포인트는 이미터 결속 패드에 연결된다. 상기 결속 패드는 예를들어 결속 와이어나 접촉상승부와 같은 소위 범프(bumps)를 통해 리드 프레임의 연결레그와 전기 접촉하도록 한다. 상기 결속 패드는 상기와 같은 접촉을 용이하게 하기 위하여 비교적 크게된다. 따라서 결속패드는 저하부의 바닥부상에서 메사 다음에 위치하며 , 직접반도체 본체의 표면상에 위치하지 않고 메사의 상부에 위치한다. 메사의 상부면상의, 즉 반도체 소자상의 비교적 큰 결속패드의 배치는 메사의 확대를 유발하며, 반도체 소자에 있어서 다소 높은 용량을 발생시키며, 상기 반도체 소자는 예를 들어 고주파수용으로는 적합하지 않다.
일본의 특허 요약집 제 16 권 330 호[4-199719]는 공개공보에서 공표하고 있는 바와 같은 종류인 메사에 반도체소자로서 고 전자 운동 트랜지스터 (HEMT)를 구비한 디바이스에 대해 설명하고 있다. 상기 트랜지스터의 게이트 , 소오스 및 드레인용 연결 포인트는 반도체 본체의 표면상에, 즉 메사의 상부면상에 위치한다. 이들 연결 포인트는 도체 트랙을 통해 저하부의 바닥부상의 결속 패드에, 즉 메사 다음에 연결된다.
실제로 점증하는 소형화로 인해 보다 적은 부품을 갖는 반도체 디바이스가 제조된다. 상기 공지된 반도체 디바이스는 공지된 소형화 반도체 본체의 제조가 반도체 소자의 결속 패드들 사이의 단락으로 인해 불량화 될 수 있다는 단점을 갖는다.
본 발명은 무엇보다도 공개 공보에서 공표된 반도체디바이스를 상기와 같은 단점이 발생하지 못하도록 설계하는 것을 목적으로 한다.
본 발명에 따라서, 상기 디바이스는 하나이상의 저하부가 반도체 본체의 표면에 구비되며 제 1 저하부에 의해 둘러 싸이며, 제 1 및 (각각의 )부가의 저하부의 바닥부에 구비된 오직 하나의 연결표면은 도체 트랙을 통해 반도체 본체의 표면상의 연결 포인트에 연결된다.
상기 제 1 및 부가의 저하부는 서로 통합되지 않는다. 상기 저하부들은 서로 직접 연결되지 않는다. 상기 메사의 상부면에 의해 채용된 표면적은 부가의 저하부를 갖지 않는 메사의 표면적보다 절대 크지 않는 것이 적합하다. 공지된 디바이스의 연결표면사이의 단락은 연결 포인트를 연결 표면에 연결시키는 도체 트랙의 단락 때문이라는 사실이 발견되었다. 본 발명은 하나 이상의 도체 트랙이 저하부의 벽위에 위치할 때 단락이 발생한다는 인식에 기초한다. 상기 단락은 저하부의 벽위에 있는 트랙들 사이에서 발생한다는 사실이 발견되었다. 특히 포토레지스트의 패터닝 및 전도층의 에칭, 예를들어 반응이온 에칭(RIE)을 통해 벽위의 도체 트랙을 형성시키는 작업은 단락을 일으킨다. 포토레지스트의 투광 또는 전도층의 에칭이 비교적 가파른 저하부의 벽 때문에 결함이 발생할 때 , 전도층의 트레이스는 벽위의 트랙들 사이에 잔류하게 되어 이들 도체 트랙들은 단락될 수 있다. 이때 가끔 연속 전도층은 벽위의 메사주위 전체에 형성된다. 본 발명에 따른 측정은 하나의 도체트랙에 의해 메사의 상부면상의 하나의 연결 포인트에 연결되는 저하부당 오직 하나의 연결면만이 존재한다는 사실을 입증한다. 다른 트랙을 갖는 단락이 발생하지 않도록, 상기 저하부의 벽위에 오직하나의 도체 트랙만이 존재한다. 상기 저하부들은 서로 완전히 분리되어 있으므로, 즉 서로 연결되어 있지 않으므로, 다른 저하부의 도체 트랙들 사이의 단락은 불가능하게 된다.
반도체 소자(예를 들어 트랜지스터 )가 연결 포인트(예를 들어 이미터 연결 포인트)와 함께 제공되는 것은 가능하며, 그 경우 이미터 연결 포인트는 다수의 분리연역 (이 경우는 이미터영역)예 대한 수개의 접촉홀을 포함한다는 사실이 언급되었다.
그러한 환경에 있어서, 이미터 영역의 접촉홀은 트랜지스터의 이미터 연결포인트로부터 함께 형성된다. 개별 이미터 영역의 접촉홀은 도체트랙에 의해 저하부에서 하나의 연결면에 연결될 수 있다.
상기 도체 트랙은 알루미늄이나 또는 폴리실리콘과 같은 다양한 물질로 제조될 수 있다. 본 발명의 적합한 실시예에 있어서 , 도체 트랙은 금을 포함한다. 금을 포함하는 도체 트랙은 반도체 소자의 높은 스위칭 주파수를 가능하게 하는 낮은 저항을 갖는다. 상기 결속 패드가 또한 금을 포함하는 합금으로 제조될때, 하우징의 연결레그와 연결면 사이의 연결부를 제조하기 위해 널리 이용되는 결속 패드 및 금 결속 와이어 또는 범프들 사이에 어떠한 부식도 발생하지 않는다. 부식하지 않는 금속을 함유한 금의 순수한 성질은 금을 포함하는 층들이 비교적 열악한 에칭 특성을 가지므로써 공지된 디바이스에 있어서의 소형화가 진행되어 도체 트랙들사이의 단락을 용이하게 한다는 의미를 내포한다. 상기 문제점들은 본 발명에 다른 디바이스에 있어서는 발생하지 않는다.
다른 실시예에 있어서, 저하부의 벽은 저하부의 바닥부와 50°이상의 각을 형성한다. 본 실시예는 메사 구조체가 선명하게 한정되어 반도체 소자에 있어서의 기생커패시턴스(parasitic capacitances)가 작게된다는 장점을 갖는다. 본 발명에 따른 디바이스는 역과 바닥부가 예각일때 조차도 도체 트랙의 단락을 포함하는 어떠한 문제점도 발생하지 않는다.
상기 디바이스의 실시예에 있어서, 도체 트랙은 오직 반도체 본체의 표면과 지하부의 바닥부상에 패턴화된다. 그때 상기 저하부 벽위의 도체 트랙은 패턴화 되지 않는다. 상기 벽은 전도층으로 완전히 덮여진다. 반도체 디바이스의 특별한 결함 구성으로 인하여 상기 경우에 있어서 조차도 결속 패드사이에 어떠한 단락도 발생하지 않는다.
본 발명의 또다른 실시예에 있어서, 연결면과 함께 제공된 반도체 소자의 연결 포인트가 저하부의 바닥부상에 부가로 제공된다. 저하부의 바닥부상의 부가의 연결 포인트는 예를들어 수직 트랜지스터의 콜렉터 접촉용 연결 포인트나 또는 반도체 본체용 연결 포인트가 될 수도 있다. 본 실시에는 반도체 소자의 부가의 연결 포인트가 메사의 확장없이 반도체 본체의 한 측면을 통해 단순한 방식으로 연결될 수 있다는 장점을 갖는다. 따라서 기판 또는 콜렉터를 연결하기 위해 어떠한 매복층이나 디프 확산도 필요치 않게된다. 그 경우 부가의 연결 포인트는 도체 트랙을 통해 저하부의 바닥부상에서 수반되는 연결 포인트에 상호 연결된다. 그때 다른 연결 포인트에 대한 2 개의 연결면은 저하부의 바닥부상에, 즉 메사의 상부위의 연결 포인트용 및 저하부의 바닥부위의 부가의 인결포인트용으로 제공된다. 저하부의 바닥부상에 2 개의 연결면이 제공되었다는 사실에도 불구하고 오직 하나의 도체트랙만이 저하부의 벽상에, 즉 저하부의 바닥부상의 연결면에 상기 면을 결속하는 연결 포인트를 연결하는 트랙상에 제공된다. 따라서 상기 바닥부상의 2 개의 연결면 사이에 어떠한 단락도 발생하지 않는다.
본 발명의 또다른 실시예에 있어서, 반도체 소자는 댐, 반도체 부-소자 및 부가의 저하부를 둘러싸는 댐에 의해 상호연결되는 다수의 반도체 부-소자를 포함한다. 본 실시예에 있어서, 상기 반도체 부-소자는 예를 들어 대형 스위칭 소자를 함께 형성하는 소형 스위칭 소자들이다. 상기 댐은 일반적으로 반도체 본체의 표면과 같은 수준의 상부면을 갖는 반도체 물질의 다소 박막의 스트립을 포함하며, 저하부의 바닥부로부터 연장한다. 본 실시예는 다소 소형의 반도체 소자들이 주파수범위 및 예정 동력과 같은 설계 요건으로 인해 요구될때 특히 장점을 갖는다. 그 때 연결면의 치수는 반도체 요소의 치수와 비교하여 다소 크게된다. 상기 부-소자들은, 반도체 소자가 다수의 반도체 부-소자들안으로 분할되어 도체 트랙들 사이의 단락을 포함하는 어떠한 문제점도 발생하지 않음에도 불구하고 일정한 설계 요건이 충족될 수 있는 비교적 소형 치수를 가질 수 있다. 상기 반도체 부-소자들은 예를들어 평행하게 연결될 수 있으며 따라서 하나의 반도체 소자를 함께 형성한다. 본실시예에 있어서의 반도체 디바이스는 예를 들어 벌집 형상의 메사를 가질 수 있다. 그때 벌집형상의 벽은 댐을 행성하며, 반면 개별 반도체 부-소자들은 벽들의 교차점에 제공된다.
본 발명의 또다른 실시예에 있어서, 반도체 소자는 베이스를 구비한 트랜지스터와 연결포인트, 제 1 저하부에 놓인 이미터 접촉부를 위한 연결면 및 부가의 저하부의 베이스 접촉부를 위한 연결면으로서의 이미터 접촉부들을 포함한다. 본 실시예는 이미터 연결 포인트의 연결면에 대한 배치 가능성이 넓다는 장점을 갖는다. 상기 이미터용 연결면은 반도체 소자주위의 어떠한 예정 위치에 놓여질 수 있으며, 반면 단순방식으로 하나이상의 이미터 연결면을 제공하는 것도 또한 가능하다. 이것은, 이미터 연결면과 리드프레임의 연결레그사이의 연결부의 길이가 트랜지스터의 고 주파수 특성에 역영향을 미치는 임피던스를 형성하기 때문에, 다소 고 주파수의 트랜지스터에 대하여 특히 중요하다. 실제로 이미터 임피딘스에서의 증가는 피이드백을 증가시키고 트랜지스터 증진을 감소시킨다. 연결면과 연결레그 사이의 연결부 길이는 이미터에 속한 연결면의 적합한 위치 설정을 통해 작게 유지될 수 있다. 수개의 이미터용 연결면을 사용하는 것도 또한 가능하며, 그 경우 모두는 리드 프레임의 연결레그에 평행하게 연결된다. 트랜지스터의 이미터 측면에서의 임피던스는 상기와 같은 치수에 의해 낮게 유지될 수 있으며 , 그 결과 트랜지스터의 고주파수 특성은 양호해진다.
본 발명은 도면을 참고로한 실예에 의해 더욱 상세히 설명된다.
첨부도면은 도식적인 것으로서 실물크기는 아니다. 도면에 있어서의 대응 부분들은 일반적으로 동일한 참고 부호로 표시하였다.
제 1 도 및 제 2 도는 베이스 및 이미터 연결 포인트(2, 3)를 구비한 반도체 소자로서 트랜지스터를 포함하는 반도체 본체 (1)를 갖는 종래의 반도체 디바이스를 도시한 도면으로서, 상기 반도체 소자는 반도체 본체 (1)의 표면 (4)에 인접되고 횡축으로 절연되며 표면 (4)에 있는 제 1 저하부(5)에 의해 둘러싸여 있으며, 상기 저하부(5)는 벽 (6) 및 바닥부(7)와 함께 제공되며, 상기 반도체 본체 (1)의 표면 (4)과 저하부(5)의 벽 (6)및 바닥부 (7)는 절연층(8)으로 덮여지며, 상기 연결 포인트(2, 3)는 반도체 본체(1)의 표면(4)상의 절연층(8)에 제공되며 또한 연결 포인트(2, 3)를 벽을 가로질러 연결 포인트(2, 3)에 속하는 바닥부(7)상의 연결면 (12, 13)에 연결하는 도체 트랙 (10, 11)에 연결된다 .
상기 저하부(5)에 의해 둘러싸인 반도체 본체 (1)의 표면 (4)은 상부면 (4), 벽 (6) 및 메사 다음에 위치하는 바약부(7)를 구비한 소위 메사 구조체를 형성한다. 본 예에 있어서, 상기 디바이스는 n- 형 에피택셜 성장층 (22)과 함께 제공된 n+ 형 실리콘 기판(21)을 포함한다. 상기 기판(21) 및 층(22)은 트랜지스터의 콜렉터 영역으로서 작용한다. 베이스영역으로 작용하는 P형층(23)은 주입 및 확산을 통해 상기 층(22)에 제공된다. n+ 형 이미터 영역 (24)은 베이스 영역 (23)에 제공된다. 상기 콜렉터 영역 (22) 및 베이스 영역(23)은 저하부(5)에 의해 횡측으로 바운드 된다. 상기 저하부의 엣지는 평면에서의 점선으로(14, 15, 제 1 도) 표시되어 있다. 상기 메사 구조체의 상부면(4)및 벽(6)과 메사 다음에 위치한 바닥부(7)는 (본 예에 있어서는 산화 실리콘으로 제조된 ) 절연층(8)으로 덮여진다. 상기 메사의 상부면 (4)상의 절연층(8)은 메사에서 반도체 소자의 연결 포인트(2, 3)로서 작용하는 접촉홀과 함께 제공된다. 상기 트랜지스터의 베이스영역(23)를 위한 연결 포인트(2)는 베이스 영역(23)을 접촉하기 위한 P+ 형 도핑을 갖는 반도체존(25)를 포함한다. 상기 베이스 및 이미터 연결 포인트(2, 3)는 일반적으로 결속 패드와 같은 물질로 제조된 도체 트랙(10, 11)에 의해 베이스 및 이미터연결면 또는 결속 패드(12, 13)에 전기적으로 연결된다. 상기 결속 패드는 예를 들면 결속 와이어 또는 접촉 상승부, 소위 범프에 의해 리드 프레임의 연결 레그를 구비한 전기 접촉부를 구성하기 위해 사용된다. 상기 연결면 (12, 13)은 상기와 같은 접촉를 용이하게 하기 위하여 다소 크게된다. 만약 상기 결속패드(12, 13)가 메사의 상부면 (4)상에, 즉 반도체 소자상에 위치된다면 메사는 확대되며 반도체 소자에서 비교적 높은 커패시턴스가 초래되어, 상기 반도체 소자는 고 주파수용으로 적합하지 않게된다. 따라서, 결속 패드(12, 13)는 메사의 상부, 반도체 본체 (1)의 표면 (4)상에 직접연결되지 않고 저하부(5)의 바닥부상의 반도체 소자 다음에 위치한다. 따라서 상기 연결포인트(2, 3)를 결속 패드(12, 13)에 연결하는 도체 트랙(10, 11)은 저하부(5)의 벽(6)을 가로질러 표면(4)으로부터 바닥부(7)하향에 위치된다.
실제로 소형화 증가추세 때문에 훨씬 적은 부품을 구비한 반도체 디바이스가 제조되어야만 한다. 공지된 반도체 디바이스의 소형화는 연결면(12, 13)사이의 단락으로 인한 소형화된 공지의 장치 폐기 제작에 의해 수행되는 것을 알수 있다.
제 3 도 및 제 4 도는 본 발명에 따른 반도체 디바이스를 도시한 것으로서, 제 1 도 및 제 2 도에 사용된 것과 동일한 참고 부호로 표시된다. 제 3 도는 반도체 디바이스의 1/4 에 대한 평면도이고, 제 4 도는 제 3 도의 II-II 라인을 절취한 단면도이다. 상기 반도체 디바이스는 축(M) 주위의 축대칭이다. 본 발명에 따라, 하나 이상의 저하부(50)가 반도체본체(1)의 표면(4)에 제공되며, 제 1 저하부(5)에 의해 둘러싸이고, 오직하나의 연결면(13, 12)이 각각의 제 1 및 부가의 저하부(5, 50)의 바닥부(7, 57)상에 제고되며, 상기 면은 도체 트랙 (11, 10)을 통해 반도체 본체 (1)의 표면 (4)상의 각각의 연결 포인트(3, 2)에 연결된다.
본 발명은 연결 면 (12, 13) 사이의 단락이 제 1 도 및 제 2 도의 공지된 반도체 디바이스의 소형화 경우의 연결면 (12,13)에 연결 포인트(2, 3)를 연결하는 도체 트랙 (10, 11) 사이의 단락에 기인한다는 인식에 기초한다. 제 1 도 및 제 2 도의 공지된 디바이스에 있어서, 도체 트랙 (10, 11) 사이의 단락은 하나 이상의 연결면 (12, 13)이 하나의 저하부(5)의 바닥부(7)상에 놓여질 때 발생한다. 실제로 단락은 상기 저하부(5)의 벽 (6)위에서 발생한다는 사실이 발견되었다. 특히 예를들어 반응 이온 에칭 (RIE)에 의해 상기 벽상에 전도층을 에칭하고 전도층을 패터닝하기 위해 벽 (6)상의 포토레지스트의 투광을 통해 도체 트랙 (10, 11)을 제조하는 작업은 문제를 발생시킨다. 포토레지스트 및 에칭의 투광이 불완전하게 일어날때 , 전도층의 트레이스(16)가 벽 (6)위에 남게되어, 상기 벽 (6)을 가로지르는 도체 트랙 (10, 11)은 단락된다. 이것은 특히 메사가 제조되는 등안의 에칭부족으로 인해 홈(17)이 메사 구조체 주위에 발생될 때 일어난다. 주지하는 바와 같이 상기 전도층을 홈(17)으로부터 완전히 제거하는 작업은 매우 어렵다.
본 발명에 따른 측정 덕분에, 오직 하나의 연결면(13, 12)이 각각 도체 트랙 (11, 10)에 의해 오직 하나의 연결 포인트(3, 2)에 연결되는 제 3도 및 제 4도의 반도체 디바이스의 각 저하부(5, 50)에 제공된다. 상기 트랙 (10, 11)사이에 단락이 발생하지 않도록, 상기 저하부(5)의 벽(6)위에 오직 하나의 도체 트랙 (11)과 저하부(50)의 벽 (56) 위에 오직하나의 도체 트랙 (10)만이 존재하게 된다. 상기 저하부(5, 50)가 서로로부터 완전히 분리되어 서로 어떠한 연결도 되지 않기 때문에, 다른 저하부의 벽 (6, 56)위의 도체 트랙 (10, 11)사이의 단락은 가능하지 않게 된다.
상기 도체 트랙 (10, 11)은 금을 포함한다. 공지된 디바이스는 금이나 금을 포함한 합금으로 제조된 도체 트랙이 사용될 때 소형화 진행에 따른 문제점이 발생하는 것이 발견되었다. 이것은, 금을 포함하는 층은 금의 부식하지 않는 성질 때문에 다소 에칭하기 어려우므로 도체트랙 (10, 11)사이의 단락이 용이하게 발생된다는 사실과 관련이 있다. 금을 포함하는 층들 사이의 단락등의 문제점들은 본 발명의 이행을 통해 방지될 수 있으며, 따라서 금을 포함하는 트랙의 장점은 유지된다. 금을 포함하는 트랙은 낮은 저항을 가지며, 낮은 저항은 짧은 RC 시간 및 반도체 소자의 고 스위칭 주파수를 가능하게 한다. 상기 연결면 (12, 13)이 또한 부가로 금을 포함하는 합금으로 제조될 때, 일반적으로 리드 프레임의 연결 레그 및 결속 패드사이에 연결부를 제조하기 위해 사용되는 것과 같은 금 결속 와이어 및 연결면 사이에 어떠한 부식에 의한 문제점도 일으키는 일이 없다.
또 다른 실시예에 있어서, 저하부의 벽 (6, 56)은 저하부(5, 50)의 바닥부(7, 57)와 50 ° 이상의 각을 이룬다 (제 4 도). 본 실시예는 반도체 소자의 기생 커패시턴스가 작게 유지되도록 매사 구조체가 선명하게 한정된다는 장점을 갖는다. 본 발명에 따른 디바이스는 벽 (6, 56)과 바닥부(7, 57) 사이가 예각일 때 조차도 도체 트랙 (10, 11)의 단락을 포함하는 문제점을 일으키지 않는다.
또 다른 실시예에 있어서, 도체 트랙 (10, 11)은 오직 반도체 본체 (1)의 표변과 저하부(5, 50)의 바닥부(7, 57)상에 패턴화된다. 도체 트랙 (10, 11)은 저하부(5, 50)의 벽 (6, 56)위에는 패턴화되지 않는다. 따라서 벽 (6, 56)은 전도층에 의해 완전히 덮여인다. 본 발명에 따른 반도체 디바이스의 특별한 결합구조 덕분에 연결면들사이의 어떠한 단락도 이 경우에는 발생하지 않는다.
제 1 도 내지 제 4 도는 반도체 소자, 예를 들면 트랜지스터가 각각 다수의 분리 영역 (24, 25)를 포함하는 하나의 연결 포인트(2, 3)와 함에 제공될 수 있다는 사실을 도시한다. 그때 상기 분리 반도체 영역 (24, 25)은 각각의 영역 (24, 25)에 대해 접촉 윈도우를 구비한 절연층(8)과 함에 제공된다. 그러한 상황에서,상기 영역 (24, 25)의 접촉 윈도우는 함께 트랜지스터의 연결 포인트(2, 3)를 형성한다. 상기 분리영역(24, 25)의 접촉 윈도우는 도체 트랙(10, 11)에 의해 저하부(50, 5)에서 하나의 연결면 (12, 13)에 연결될 수 있다.
제 3 도 내지 제 4 도는 본 발명의 제 1 실시예를 도시한 것으로서, 그의 반도체 소자는 상기 구조체상의 2 개의 연결 포인트(2, 3)와 상기 구조체 외부의 원주방향의 제 1 저하부(5) 및 구조체 내부의 부가의 저하부(50)를 구비한 환상구조체 형태의 메사를 포함하며, 하나의 연결 포인트(3)는 제 1 저하부(5)에서 연결면(13)에 연결되고 또 하나의 연결포인트(2)는 부가의 저하부 (50)에서 연결면 (12)에 연결된다. 제 3 도 및 제 4 도의 반도체 디바이스는 반도체 본체상의 이용가능한 면적을 이용한다.
제 5 도는 평면도이고, 제 6 도 및 제 7 도는 본 발명에 따른 반도체 디바이스의 부가의 실시예에 대한 각각 제 5 도의 III-III 및 IV-IV 라인을 절취한 단면도이다. 본 실시예에 있어서, 반도체 소자는 댐(150)에 의해 상호 연결된 다수의 반도체 부-소자(100)를 포함하며, 상기 반도체 부-소자(100) 및 댐 (150)은 부가의 저하부(50)를 둘러싼다. 상기 반도체 부-소자(100)는 제 1 도 및 제 2 도의 반도체 소자의 구조와 대응하는 구조를 갖는다. 저하부(5, 50)가 에칭하는 동안 반도체 본체의 일부가 지속되기 때문에, 댐은 반도체 본체의 일부로부터 형성된다.
제 1 도 내지 제 4 도와는 대조적으로, 제 5 도는 2개의 점선 (14, 15)이 아닌 1 개의 점선 (114)을 갖는 메사구조체의 엣지를 도시한다. 따라서 메사의 상부면, 즉 반도체 본체(1)의 표면은 점선 (114) 사이에 제공된다. 에칭후 벽 (6, 56)뒤에 잔류하는 트레이스(16)는 제 5 도에 있어서의 명료함을 위해 생략되었다.
본 실시예는 주파수 범위 및 예정 동력과 같은 설계 요건으로 인해 비교적 소형의 반도체 소자(100)가 요구될때 특히 유용하다. 연결면 (12, 13)의 치수는 반도체 부-소자(100)와 비교하여 크게된다. 상기 반도체 부-소자(100)는 반도체 소자가 다수의 부-소자 안으로 분할된다는 점에서 비교적 작은 치수를 가지며, 단락를 포함하는 연결면 (12, 13)상의 어떠한 문제점도 발생되지 않음에도 불구하고 그의 설계 요건은 이행된다.
제 3 도 내지 제 7 도는 반도체 소자가 어떻게 반도체 소자의 연결 포인트(2, 3)로서 베이스를 구비한 트랜지스터 및 이미터 접촉부를 포함하는가에 대해 도시하고 있다. 이미터를 위한 연결면 (13)은 제 1 저하부(5) 및 부가의 저하부(50)에 있는 베이스를 위한 연결면(12)에 위치한다. 본 실시예는 이미터 영역(24)의 연결면(13)을 위한 위치 결정의 가능성이 확대된다는 장점을 갖는다. 따라서 상기 이미터용 연결면(13)은 연결면 (13)과 리드 프레임의 연결 레그사이의 연결부의 길이가 작게되도특 반도체 소자 주위에 위치될 수도 있으며, 또한 제 5 도 내지 제 7 도의 실시예에 도시된 바와 같이 하나 이상의 연결면 (13)를 제공하는 단순한 방식도 가능하다. 이것은, 연결면 (13)과 리드 프레임의 연결 레그사이의 연결부의 길이가 트랜지스터의 고주파수 특성에 역 영향을 미치는 임피던스를 형성하기 때문에, 비교적 고주파수의 트랜지스터용으로서 특히 중요하다; 실제로 이미터 임피던스의 중가는 피이드백을 증가시키고 트랜지스터 증진을 감소시킨다. 일부 연결면 (13)이 평행하며 리드 프레임의 연결 레그에 연결될때, 임피던스는 그에 따라 감소된다. 본 발명의 사용을 통해 어떠한 단락도 트랜지스터의 베이스 및 이미터 사이에 발생하지 않는다.
제 5 도 및 제 6 도는 본 발명의 다른 실시예에 있어서, 저하부(5)의 바닥부(7)상에 위치한 연결면 (80)과 함께 제공된 반도체 소자의 부가의 연결 포인트 (20)를 도시한다. 본 예에서 저하부(5)의 바닥부(7)상의 부가의 연결 포인트(20)는 바닥부(7)상의 연결면 (80)에 연결되는 반도체 소자의 콜렉터존을 연결한다. 상기 연결면 (80)은 리드 프레임의 연결 레그와 연결되도록 작용한다. 그 경우 저하부(5)의 바닥부(7)상에는 다른 연결 포인트(3, 20)를 위한 2 개의 연결면 (13, 80)이 존재하며, 그중 하나는 이미터 영역 (24)을 위한 것이고 다른 하나는 콜렉터 영역(21)을 위한 것이다. 본 예에 있어서 각각의 반도체 부-소자는 그 자체의 연결면 (80)과 함에 제공된다. 콜렉터 영역 (21)의 연결 포인트(20)가 저하부(5)의 벽(6)위에 놓인 도체 트랙으로 인해 연결면(80)에 연결되지 않으므로, 부가의 연결 포인트(20) 및 상기 표면에 인접한 연결 포인트(3)사이에는 어떠한 단락도 일어나지 않는다; 즉 저하부에 2개의 연결면 (13, 80)이 존재함에도 불구하고 상기 저하부(5)의 벽 (6)위에는 오직 하나의 도체 트랙 (11)이 존재하며 , 상기 도체트랙은 저하부(5)의 바닥부(7)상에 연결면(13)을 구비한 표면 (4)에 인접한 연결 포인트(3)를 상호 연결하는 트랙 (11)이다 .
제 3 도 내지 제 6 도의 반도체 디바이스는 예를 들어 다음과 같은 표준 방식에 의해 제조된다. 트랜지스터 콜렉터용 공간 전하 영역을 형성하는 1.5 μm 두께의 n- 형 에피택셜 성장층(22)은 리액터에 있는 크게 도핑된 n+형 실리콘기판(21)상에서 성장한다. 그때 50nm두께의 P형 층(23)은 리액터에서 에피택셜 성장된다. 이어서 약 300nm의 산화 플라즈마는 약 400 ℃의 적층 온도하에서 상기 표면 (4)위에 적층된다. 상기 산화 플라즈마는 포토리도그라피 기술에 의해 에칭 마스크안으로 패턴화되고, 메사 구조체는 저하부(5, 50)의 에칭을 통해 실현된다. 에칭은 P형 영역 (23)을 통해 비등방성 플라즈마 에칭에서 시작하며, n- 형 영역 (22)은 KOH 에칭 처리법으로 에칭된다. 에칭은 크게 도핑된 n+ 영역 (21)에서 정지한다. 그때 에칭 마스크는 제거된다. 이어서 300nm두께의 사화 플라즈마(8)는 표준 기술에 의해 반도체 본체 (1)의 전체표면 (4)위와 벽 (6, 56)위와 저하부(5, 50)의 바닥부(7, 57)에 적층된다. 상기 산화물(8)를 영역들(22, 23) 사이의 pn 접합이 표면에 이르는 저하부 (5, 50)의 벽 (6, 56)을 피막으로 보호한다. 트랜지스터 베이스 연결부를 위한 연결 포인트(2)는 접촉홀(2)형태로 상기 산화물(8)에 제공된다. 다음에 P+ 형 베이스 영역(25)이 공지된 방식으로 상기 베이스 접촉홀(2)을 통해 제공된다. 트랜지스터 이미터 연결부를 위한 연결 포인트(3)는 접촉홀(3) 형태로 제공되며, n+ 형 이미터 영역(24)은 상기 이미터 접촉홀(3)을 통해 제공된다. 제 5 도 내지 제 7 도에 따를 반도체 디바이스에 대해, 상기 트랜지스터 콜렉터 연결부를 위한 연결 포인트(20)도 또한 접촉홀(20)형태로 제조된다. 다음에 금으로된 도체트랙 (10, 11)은 전도층 및 스퍼터 에칭을 응용하고 연결 포인트(2, 3)를 연결면(12, 13)에 연결시키므로써 공지된 방식으로 접촉홀(2, 3)에 제공된다. 제 5 도 내지 제 7 도에 따른 반도체 디바이스에 대하여, 상기 트랜지스터 콜렉터 연결부를 위한 연결면 (80)이 또한 동시에 제조된다. 상기 콜렉터용 연결면(90)은 제 3도 및 제 4 도에 따른 반도체 디바이스의 경우에 있어서 반도체 기판(21)의 하부면상에 제공된다.
반도체 웨이퍼상에서 다수가 서로 인접하여 제조되는 반도체 본체들은 스코어링 및 브레이킹에 의해 서로 완전히 분리된다. 상기 반도체 본체는 리드 프레임상에 최종 장착되고 하우징에 둘러싸인다.
본 발명은 상기의 실시예에만 제한되지 않는다. 따라서 다수의 저하부(50)가 제시될 수 있다. 그 경우 반도체 디바이스는 벌집 형상의 메사 구조체를 가질 수 있다. 벌집형상의 벽은 저하부의 분리부(댐)를 형성하며 반면에 반도체 (부-)소자는 상기 분리부의 각각의 교차점에 나타난다. 반도체 본체의 반도체 물질은 게르마늄 , 실리콘-게르마늄 , GaAs 또는 실리콘 대신 다른 반도체가 될수 있다. 상기 기술된 것 이외의 기술로서는 주입 및 에피택시 대신 확산이, 또는 플라즈마에칭 대신 습식 화학 에칭이 선별적으로 사용될 수 있다. 상기 산화물증(8)은 산화 플라즈마 대신 TEOS 가 될 수도 있다. 상기 도핑 형태도 상기 실시예의 반대, 즉 제 1 전도성 형태는 P형이 될 수도 있다. 도핑 수준도 또한 본 발명을 벗어나지 않는 범위안에서 변형될 수 있다. 트랜지스터는 본 실시예에 설명되어 있으나, 본 발명은 예를 들어 다이오드 또는 사이리스터와 같은 다른 반도체 소자에 적용될 수도 있다. 상기 메사 구조체가 메사 구조체의 상부면에 연결 포인트와 함께 제공되는 일부 반도체 소자를 포함하는 것도 또한 가능하다. 이때 상기 연결 포인트는 다른 저하부에서 연결면예 연결된다. 반도체 소자는 또한 캐스코우트 회로의 형태로 부가의 반도체소자를 형성하도록 메사 구조체에서 상호 연결될 수도 있고, 레지스트 영역 및커패시터와 함께 결합될 수도 있다. 즉 그때의 매사 구조체는 반도체 소자와 함께 제공된 회로를 포함하며, 그 회로는 도체 트랙에 의해 여러 부가의 저하부에 있는 연결면에 연결되는 연결 포인트를 가진다.
제 1 도는 메사 구조체에 트랜지스터를 구비한 공지된 반도체 디바이스의 평면도.
제 2 도는 공지된 반도체 디바이스에 대한 제 1 도의 I-I 라인을 절취한 단면도.
제 3 도는 본 발명에 따른 메사 구조체에 트랜지스터를 구비한 반도체 디바이스의 평면도.
제 4 도는 본 발명에 따른 반도체 디바이스에 대한 제 3 도의 II-II 라인을 절취한 단면도.
제 5 도는 본 발명에 따른 다수의 반도체 부-소자를 구비한 반도체 디바이스의 평면도.
제 6 도는 본 발명에 따른 반도체 디바이스에 대한 제 5 도의 III-III 라인을 절취한 단면도.
제 7 도는 본 발명에 따른 반도체 디바이스에 대한 제 5 도의 IV-IV 라인을 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 본체
2, 3 : 베이스 및 이미터 연결 포인트
5, 50 : 저하부 6:벽
7, 57 : 바닥부 8 : 절연층
10, 11 : 도체 트랙 12, 13, 80, 90 : 연결면
17 : 홈
21 : n+ 행 실리콘 기판
22 : n- 형 에피택셜 성장층
23 : P 형 층 24 : n+ 형 이미터 영역
25 : 반도체 존 100 : 반도체 부-소자
150 : 댐 (dams)

Claims (7)

  1. 반도체 본체의 표면상의 절연층에 제공되며 벽을 가로질러 연결 포인트를 연결 포인트에 속한 연결면에 연결하는 도체 트랙에 연결되고 바닥부에 위치하는 연결 포인트를 구비하며, 반도체 본체의 표면에 접하며, 횡측으로 절연되며, 벽 및 바닥부와 함에 제공되며 반도체 본체의 표면과 저하부의 바닥부 및 벽이 절연층으로 덮여지는 제 1 저하부에 의해 상기 표면에서 둘러싸이는 반도체 소자를 포함하는 반도체 본체를 구비한 반도체 디바이스에 있어서,
    하나 이상의 부가의 저하부가 반도체 본체의 표면에 제공되며 제 1 저하부에 의해 둘러싸이는 것과,
    오직 하나의 연결면이 제 1 저하부 및 (각각의 ) 부가의 저하부의 바닥부상에 제공되는 것과,
    상기 연결면은 도체 트랙을 통해 반도체 본체의 표면상에서 연결 포인트에 연결되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 도체 트랙은 금을 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 저하부의 벽은 저하부의 바닥부와 50 ° 이상의 각을 이루는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도체 트랙은 오직 반도체 본체 표면 및 저하부의 바닥부상에만 패턴화되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    연결면과 함께 제공된 반도체 소자의 부가의 연결포인트는 저하부의 바닥부상에 제공되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자는 댐에 의해 상호 연결되는 다수의 반도체 부-소자를 포함하며, 상기 반도체 부-소자 및 댐은 부가의 저하부를 둘러싸는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자는 연결 포인트, 제 1 저하부에 놓인 이미터 접촉부를 위한 연결면 및 부가의 저하부에 있는 베이스 접촉부를 위한 연결면으로서의 베이스 및 이미터 접촉부를 구비한 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
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