KR100285002B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

반대도전형 반도체기판 (1) 과 반대의 도전성인 일도전형 층 (7, 9) 을 갖는 소자가 적어도 부분적으로 제공되는 반도체장치가 개시된다. 상기 일도전형 층이 형성되는 것과 동시에, 신호 입출력 패드 (14) 가 형성되는 영역에 일도전형 층 (7', 9') 이 형성된다. 추가적으로, 상기 반도체기판 (1) 의 표면상에 형성되는 층간절연막 (10) 내의 상기 일도전형 층 (7', 9') 의 주변위치에 콘택홀 (11') 이 만들어진다. 상기 층간절연막 (10) 의 표면상의 상기 콘택홀 (11') 에 의해 둘러싸인 영역에, 상기 신호 입출력 패드 (14) 가 형성된다. 상기 입출력 패드 (14) 의 형성과 동시에, 상기 콘택홀 (11) 에 전기적으로 접속된 노이즈 차단전극 (15) 이 상기 신호 입출력 패드 (14) 의 주변위치에 형성된다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본발명은 반도체 집적회로장치에 관한 것으로, 특히 전극 패드 및 소자 사이에서 전달되는 노이즈를 감소시키기 위한 전극 패드 구조에 관한 것이다.
최근에, 아날로그 및 디지털 회로가 혼합되어 존재하는 LSI (large scale integrated circuit) 에 있어서, 아날로그 회로특성에 대한 기판 노이즈의 역효과가 증가되어 왔다. 디지털 회로는 고속으로 동작하기 때문에, 회로 동작중에 발생되는 기판 노이즈가 신호 전압에 비하여 더 커진다. 그러므로, 동일한 반도체기판 상에 형성된 아날로그 및 디지털 회로 사이에 노이즈 간섭을 방지하는 것은 매우 중요하다. 특히, 노이즈가 소자에 비하여 큰 면적을 갖는 디지털신호 입출력 전극패드 (이하 신호 입출력 패드) 에 들어가게 되는 경우, 이러한 노이즈에 의하여 아날로그 회로 아래의 기판 전위가 불안정하게 된다. 이것은 아날로그 회로 특성에 나쁜 영향을 미친다. 이러한 문제를 해결하기 위하여, 즉 신호 입출력 패드에서 발생된 기판 노이즈의 역효과를 아날로그 회로 기판에 주지 않기 위하여, 도 1a 에 도시된 구조가 제안된다.
이러한 종래기술은 일본특개소 59-43536 에 개시된 기술을 이용한다. P 형 반도체기판상에 P+형 매몰층 (2) 및 에피텍시얼 (epitaxial) 성장된 P 형 영역 (3) 이 형성된다. 소자 영역은 필드 산화막 (4) 에 의해 정의된다. 상기 소자 영역에 게이트산화막 (5), 게이트전극 (6), LDD 확산층 (7), 측벽 (8), 및 고농도 불순물을 갖는 소오스/드레인 영역 (9) 이 형성된다. 이러한 것들은층간절연막 (10) 이 그위에 형성되는 MOS 트랜지스터 (100) 를 구성한다. 또한, 소오스 및 드레인 전극 (12, 13) 이 콘택홀 (11) 을 통하여 형성된다. MOS 트랜지스터 (100) (점선으로 된 원으로 도시됨) 가 확대되어 도 1c 에 도시되어 있다. 상기 필드 산화막 (4) 상의 층간절연막 (10) 내에, 예를 들어 알루미늄막 등으로 된 노이즈 차단 도전막 (17) 이 형성된다. 그 위에 신호 입출력 패드 (14) 가 형성된다. 또한, 상기 노이즈 차단 도전막 (17) 은 콘택홀 (11a) 을 경유하여 접지패드 (18) 에 전기적으로 접속된다. 구성에 있어서, 도 1b 에 도시된 바와 같이, 상기 입출력 패드 (14) 바로 아래에 제공된 상기 도전막 (17) 에 접지 전위를 인가함으로써, 상기 신호 입출력 패드 (14) 에 전달된 디지털 신호에 의해 만들어진 노이즈가 상기 도전막 (17) 에 의해 차단된다. 따라서, 노이즈가 일점쇄선 (A) 에 의해 도시된 바와 같이 상기 도전막 (17) 아래에 제공된 소자 및 반도체기판 (1) 으로 전파되는 것을 방지한다.
선택적으로, 일본특개소 59-43536 및 도 2 에 개시된 바와 같이, 노이즈 차단 도전막 (20) 은 신호 입출력 패드 (도시되지 않음) 에 접속된 신호배선 (19) 바로 아래에 형성된다. 또한, 상기 노이즈 차단 도전막 (20) 바로 위에 접지전극 (21) 이 형성된다. 상기 노이즈 차단 도전막 (20) 및 상기 접지전극 (21) 은 쓰루홀 (through hole) (11b) 을 경유하여 접속된다. 따라서, 상기 신호배선 (19) 은 접지전위를 갖는 상기 도전막 (20, 21) 에 의해 둘러싸인다. 이러한 기술은 노이즈를 차단하기 위하여 제안된다. 도 1c 에 도시된 것과 동일한 MOS 트랜지스터 (100) 가 이용된다. 번호 22 는 절연막을 나타낸다. 일본특개평 2-82531 에도 또한 유사한 기술이 기재되어 있다.
그러나, 종래의 구조에서, 노이즈 차단 도전막은 상기 신호 입출력 패드 바로 아래 및 바로 위에 독립적으로 형성될 필요가 있다. 그러므로, 반도체장치의 제조공정의 수가 이롭지 않게 증가한다. 또한, 신호 입출력 패드 및 노이즈 차단 도전막 사이의 거리가 짧다. 특히, 신호 입출력 패드 바로 위에 형성된 도전막은 층간절연막에 형성되므로, 거리는 짧아진다. 또한, 신호 입출력 패드 및 연관된 신호 도전체의 기생 커패시턴스가 증가된다. 입출력 신호는 이롭지 않게 많이 지연된다.
본발명의 목적은 신호 입출력 패드를 경유하여 기판에 들어가는 기판 노이즈를 차단할 수 있고 노이즈를 차단하기 위한 도전막을 가질 필요가 없으며 입출력 신호가 지연되지 않게 하는 반도체장치 및 그 제조방법을 제공하는 것이다.
이러한 목적 및 다른 목적을 달성하기 위하여, 본발명은 일도전형 층이 내부 회로에 접속된 신호 입출력 패드 바로 아래의 반대도전형 반도체기판상에 형성되는 반도체장치를 제공한다. 상기 반도체기판에 대한 역바이어스로서의 일정한 전압이 상기 일도전형 층에 인가된다. 예를 들어, 상기 일도전형 층에 접속된 콘택홀이 상기 신호 입출력 패드 주위에 설치된다. 상기 콘택홀은 상기 신호 입출력 패드와 동일한 층상에 형성되는 노이즈 차단전극에 접속된다. 상기 일정한 전압은 노이즈 차단전극을 경유하여 인가된다. 또한, 상기 일도전형 층 위에 상기 신호 입출력 패드 바로 아래 영역에 필드 산화막이 형성된다. 상기 콘택홀은 상기 필드 산화막 주위에 설치되는 것이 바람직하다.
본발명의 제조방법은 소자상에 일도전형 층을 형성하고 동시에 신호 입출력 패드가 형성될 영역의 반도체기판 상에 일도전형 층을 형성하는 공정, 상기 반도체기판의 표면상에 층간절연막을 형성하고 상기 일도전형 층의 주변 위치에 있는 상기 층간절연막에 콘택홀을 만드는 공정, 상기 층간절연막의 표면상의 콘택홀에 의해 둘러싸인 영역에 상기 신호 입출력 패드를 형성하는 공정, 및 상기 신호 입출력 패드의 형성과 동시에 상기 콘택홀을 포함하는 상기 신호 입출력 패드의 주변영역에 노이즈 차단전극을 형성하는 공정을 구비한다. 추가적으로, 상기 제조방법은 상기 신호 입출력 패드가 형성되는 영역에 일도전형 영역을 형성하고 상기 일도전형 영역의 주변영역을 제외한 상기 반도체기판상에 필드 산화막을 형성하는 공정, 및 필드 산화막이 상기 소자상의 상기 일도전형 층의 형성과 동시에 형성되지 않는 상기 신호 입출력 패드의 주변영역에 일도전형 층을 형성하는 공정을 구비한다.
도 1a 는 반도체 집적회로에서 종래의 노이즈 차단 구조의 일례를 도시하는 단면도.
도 1b 는 도 1a 에 도시된 노이즈 차단 구조에서 노이즈 차단을 도시하는 단면도.
도 1c 는 도 1a 에 도시된 집적회로에서의 MOS 트랜지스터의 확대 단면도.
도 2 는 반도체 집적회로에서 종래의 노이즈 차단 구조의 또다른 일례를 도시하는 단면도.
도 3a 는 본발명에 따른 반도체 집적회로에서 노이즈 차단 구조의 실시예를 도시하는 평면도.
도 3b 는 도 3a 의 A-A 라인을 따라 취해진 단면도.
도 3c 는 도 3b 에 도시된 노이즈 차단 구조의 확대 단면도.
도 4a, 도 4b 및 도 4c 는 도 3a 및 도 3b 에 도시된 노이즈 차단 구조를 갖는 반도체 집적회로의 제조공정을 도시하는 단면도.
도 5a 는 본발명에 따른 반도체 집적회로에서 노이즈 차단 구조의 또다른 실시예를 도시하는 평면도.
도 5b 는 도 5a 의 B-B 라인을 따라 취해진 단면도.
도 5c 는 도 5a 에 도시된 노이즈 차단 구조의 부분 확대 단면도.
도 6a, 도 6b 및 도 6c 는 도 5a 및 도 5b 에 도시된 노이즈 차단 구조를 갖는 반도체 집적회로의 제조공정을 도시하는 단면도.
도 7 은 도 5a 및 도 5b 에 도시된 노이즈 차단 구조에서의 노이즈 차단을 도시하는 단면도.
도 8 은 도 5a 및 도 5b 에 도시된 본발명의 노이즈 차단 구조를 갖는 반도체 집적회로 및 종래기술 사이의 노이즈 감소효과에 있어서의 비교를 도시하는 특성도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : P 형 반도체기판 2 : P+형 매몰층
3 : P 형 영역 4 : 필드 산화막
5 : 게이트산화막 6 : 게이트전극
7 : LDD 확산층 7', 9' : 제 1 및 제 2 노이즈 차단 도전층
8 : 게이트 측벽 9 : 소오스/드레인 확산층
10 : 층간절연막 11' : 콘택홀
14 : 신호 입출력 패드 15 : 노이즈 차단 전극
이하에서 본발명의 실시예가 첨부도면을 참조하여 기재된다. 도 3a 는 본발명의 제 1 실시예에 따른 반도체장치의 평면도이고, 도 3b 는 도 3a 의 A-A 라인을 따라 취해진 단면도이다. 도 3a 및 도 3b 에서, 번호 1 은 P 형 반도체기판을 나타내고, 2 는 P+형 매몰층을, 3 은 P 형 영역을, 4 는 필드 산화막을, 5 는 MOS 게이트산화막을, 6 은 폴리실리콘으로 구성된 MOS 게이트전극을, 7 은 LDD 확산층을, 8 은 MOS 게이트 측벽을 나타내고, 9 는 소오스/드레인 확산층을 나타낸다. 이러한 구성요소는 MOS 트랜지스터 (100) 를 구성한다. 이 MOS 트랜지스터 (100) 는 도 1c 에 도시된 것과 동일하다. 또한, MOS 트랜지스터 (100) 상에 층간절연막 (10) 이 형성된다. 소오스 및 드레인 전극 (12, 13) 은 콘택홀을 경유하여 형성된다. 여기에서, 상기 필드 산화막 (4) 은 나중에 기재될 신호 입출력 패드 (14) 바로 아래에는 형성되지 않는다. 상기 P 형 영역 (3) 의 표면상에 제 1 노이즈 차단 도전층 (7') 및 상기 제 1 노이즈 차단 도전층 (7') 아래에 적층된 제 2 노이즈 차단 도전층 (9') 이 형성된다. 여기에서, 상기 제 1 도전층 (7') 은 LDD 확산층 (7) 의 공정과 동일한 공정으로 형성된다. 또한, 상기 제 2 도전층 (9') 은 상기 소오스/드레인 확산층 (9) 의 공정과 동일한 공정으로 형성된다. 그리고 나서, 상기 도전층 (7', 9') 바로 아래의 영역에 있는 층간절연막 (10) 상에 상기 신호 입출력 패드 (14) 가 형성된다. 추가적으로, 상기 신호 입출력 패드 (14) 주위에 상기 신호 입출력 패드 (14) 의 공정과 동일한 공정으로 노이즈 차단전극 (15) 이 형성된다. 이러한 노이즈 차단전극 (15) 은 상기 신호 입출력 패드 (14) 주위에 설치된 복수의 콘택홀 (11') 을 경유하여 상기 제 1 도전층 (7') 에 전기적으로 접속된다. 추가적으로, 제 1 도전층 (7') 은 상기 제 2 도전층 (9') 을 형성하는 불순물을 포함한다. 본 실시예의 노이즈 차단 구조 (200) (점선으로 된 원으로 둘러싸임) 가 확대되어 도 3c 에 도시되어 있다.
상기 제 1 실시예에서의 반도체장치의 제조공정이 도 4a, 4b 및 4c 의 단면도를 참조하여 기재된다. 우선, 도 4a 에 도시된 바와 같이, 상기 P 형 반도체기판 (1) 상에 N 형 MOS 트랜지스터가 잠기는 래치업 (latch up) 되는 것을 방지하기 위하여 고농도 P 형 불순물을 갖는 P+형 매몰층 (2) 이 형성된다. 상기 P+형 매몰층 상에, 실리콘이 에피텍시얼 성장하게 된다. N 형 MOS 트랜지스터의 트랜지스터 특성을 결정하기 위한 P 형 영역 (3) 이 P 형 불순물의 이온주입 및 열처리를 통한 P 형 분순물의 활성화에 의하여 형성된다. 이어서, (400 내지 700 ㎚ 의 막 두께) 필드 산화막 (4) 이 소자 영역을 구성하기 위한 부분을 제외한 영역 및 그 상층에 신호 입출력 패드가 형성되는 부분 (이하 신호 입출력 패드 영역) 을 제외한 영역에 형성된다.
더욱이, 상기 소자 영역에 MOS 게이트 산화막 (5) 및 MOS 게이트전극 (6) 이 형성된다. 이어서, 기판과 반대의 도전성인 불순물이 신호 입출력 패드 영역 및 NMOS 트랜지스터 부분에 이온주입된다. 그리고 나서, LDD 확산층 (7) 이 상기 MOS 트랜지스터 부분상에 형성되는 한편, 상기 제 1 노이즈 차단 도전층 (7') 이 상기 신호 입출력 패드 영역에 있는 실리콘기판 상에 형성된다. 더욱이, MOS 게이트전극 측벽 (8) 이 형성된 후에, 고농도를 갖는 동일한 도전성 불순물이 상기 MOS 트랜지스터 부분의 LDD 확산층 (7) 의 일부 및 상기 신호 입출력 패드 영역의 상기 제 1 노이즈 차단 도전층 (7') 아래에 이온주입된다. 그리고 나서, 소오스/드레인 확산층 (9) 이 상기 MOS 트랜지스터 부분상에 형성되는 한편, 상기 제 2 노이즈 차단 도전층 (9') 이 상기 신호 입출력 패드 영역에있는 상기 실리콘기판 상에 형성된다.
이어서, 도 4b 에 도시된 바와 같이, 100 내지 300 ㎚ 의 막 두께를 갖는 층간절연막이 전표면에 형성되어 층간절연막을 형성한다. 그 후에, 도 4c 에 도시된 바와 같이, 드레인/게이트 콘택홀 (11', 11) 이 상기 MOS 트랜지스터 부분의 소오스, 드레인 및 게이트 영역 뿐만 아니라 신호 입출력 패드 영역에 있는 상기 제 1 및 제 2 노이즈 차단 도전층 (7', 9') 위의 필드 산화막의 주변부분에도 만들어진다. 그 후에, 알루미늄이나 또다른 금속 물질이 상기 콘택홀 (11, 11') 을 채운다. 추가적으로, MOS 트랜지스터 소오스 및 드레인전극 (12, 13), 신호 입출력 패드 (14) 및 노이즈 차단전극 (15) 이 형성된다. 결과적으로, 도 3a 및 도 3b 에 도시된 반도체장치가 얻어진다.
도 3a 및 도 3b 에 도시된 구성에 있어서, 상기 P 형 영역 (3) 및 N 형 확산층이나 노이즈 차단 도전층 (7', 9') 사이의 접합 커패시턴스가 역바이어스되는 방식으로 N 형 확산층이나 노이즈 차단 도전층 (7', 9') 및 노이즈 차단전극 (15) 에 일정한 전압이 인가된다. PN 접합면 상에 전위장벽의 높이를 증가시킴으로써, N 형 확산층이나 노이즈 차단 도전층 (7', 9') 에 들어간 노이즈가 P 형 영역 (3) 에 들어가는 것을 방지한다. 상기 일정한 전압은 일반적으로 접지전위이다. 역바이어스를 통하여, N 형 확산층 및 P 형 영역 사이의 접합 커패시턴스가 증가된다. 결과적으로, 도 3a 및 도 3b 에 도시된 바와 같이, N 형 불순물 확산층이나 제 1 및 제 2 도전층 (7', 9') 이 P 형 영역 (3) 상에 노이즈 차단 도전층으로서 형성된다. 따라서, 노이즈가 상기 P 형 영역 (3) 에 형성되는 아날로그회로에 전파되는 것을 효과적으로 방지할 수 있다. 그러므로, 반도체기판상의 층간절연막 (10) 에 노이즈 차단전극으로서 도전막을 형성하기 위한 독립된 공정의 필요성을 제거할 수 있다. 제조공정의 수가 감소된다.
도 5a 는 본발명의 제 2 실시예에 따른 반도체장치의 평면도이고, 도 5b 는 도 5a 의 B-B 라인을 따라 취해진 단면도이다. 도 5a 및 도 5b 에서, 제 1 실시예와 동일한 부분은 동일한 번호로 나타내어진다. 제 2 실시예에서, N 형 웰 (16) 은 신호 입출력 패드 영역의 P 형 영역에 형성된다. 더욱이, N 형 웰 (16) 의 표면상에 필드 산화막 (4) 이 형성된다. 상기 N 형 웰은 N 형 웰이 예를 들어 PMOS 형성 영역 (도시되지 않음) 에 형성됨과 동시에 형성될 수도 있다. 또한, 필드 산화막 (4) 의 상기 신호 입출력 패드 (14) 를 둘러싸는 복수의 부분이 제거된다. 이 부분에 있는 N 형 웰 (16) 의 표면상에, 제 1 및 제 2 노이즈 차단 도전층 (7', 9') 이 상기 제 1 실시예와 동일한 방식으로 형성된다. 콘택홀 (11') 은 층간절연막 (10) 에 형성되어 상기 도전층 (7', 9') 에 접속된다. 그리고 나서, 상기 노이즈 차단 도전층 (7', 9') 및 N 형 웰 (16) 은 콘택홀 (11') 을 경유하여 신호 입출력 패드 (14) 의 경우와 동일한 공정으로 형성된 노이즈 차단전극 (15) 에 전기적으로 접속된다. 노이즈 차단 구조 (300) (점선으로 된 원으로 둘러싸임) 가 확대되어 도 5c 에 도시된다.
제 2 실시예에서의 반도체장치의 제조공정이 도 6a, 도 6b 및 도 6c 의 단면도를 참조하여 기재된다. 우선, 도 6a 에 도시된 바와 같이, P 형 반도체기판 (1) 상에 P+형 매몰층 (2) 이 형성된다. 상기 매몰층 (2) 상에 P 형 영역 (3) 이 형성된다. 그 후에, N 형 웰 (16) 이 상기 입출력 패드 영역에 형성된다. 이어서, 도 6b 에 도시된 바와 같이, 필드 산화막 (4) 이 소자 영역을 제외한 P 형 영역 (3) 의 표면상에 형성된다. 동시에, 필드 산화막 (4) 은 또한 소자 영역을 제외한 N 형 웰 (16) 의 표면상에 형성된다. 그 후에, 제 1 실시예와 동일한 제조공정으로, MOS 트랜지스터가 형성된다. 이 때에, LDD 확산층 (7) 및 소오스/드레인 확산층 (9) 의 형성과 동시에, 상기 제 1 및 제 2 도전층 (7', 9') 은 필드 산화막 (4) 이 존재하지 않고 N 형 웰 (16) 이 노출되는 표면영역상에 형성된다. 그 후에, 제 1 실시예와 동일한 방식으로, 도 6c, 도 5a 및 도 5b 에 도시된 바와 같이, 층간절연막 (10), 콘택홀 (11'), 소오스 및 드레인 전극 (12, 13), 신호 입출력 패드 (14) 및 노이즈 차단전극 (15) 이 형성된다. 특히, N 형 웰 (16) 은 상기 제 1 및 제 2 도전층 (7', 9') 및 콘택홀 (11') 을 경유하여 노이즈 차단전극 (15) 에 접속된다.
또한, 그 구성에 있어서, 제 1 실시예와 동일한 방식으로, 상기 P 형 영역 (3) 및 상기 N 형 웰 (16) 사이의 접합 커패시턴스가 역바이어스되는 방식으로 일정한 전압이 상기 노이즈 차단전극 (15) 에 인가된다. PN 접합면상의 전위장벽을 증가시킴으로써, N 형 웰 (16) 에 들어가는 노이즈가 P 형 영역 (3) 에 들어가는 것을 방지한다. 제 2 실시예에서, 도 7 에 도시된 바와 같이, 반도체기판 (1) 의 신호 입출력 패드 (14) 바로 아래에 필드 산화막 (4) 이 형성된다.그러므로, 노이즈 차단 도전층으로서의 기능을 하는 N 형 웰 (16) 및 신호 입출력 패드 (14) 사이의 전기적 거리 (Lx) 가 필드 산화막 (4) 의 막 두께 (Lox) (400 내지 700 ㎚ 의 막 두께) 만큼 더 길어진다. 이 때에, 신호 입출력 패드 (14) 및 N 형 웰 (16) 사이의 커패시티 (Cpad) 는 감소한다. 그러므로, 도 8 에 도시된 바와 같이, 저주파 노이즈가 종래의 구성에 비하여 보다 효과적으로 차단된다. 추가적으로, 신호 입출력 패드 (14) 에 상대적인 신호 지연이 감소한다. 특히, 상기 입출력 신호의 진폭 (AV) 에 상대적인 노이즈 차단 확산층에서의 전하의 변화 (AQ) 가 AQ = C·AV 에 기초하여 감소한다.
전술한 바와 같이, 본발명에 따르면, 상기 신호 입출력 패드 바로 아래에 있는 반도체기판의 표면상에 그 도전형이 기판의 도전형과 반대인 일도전형 층이 형성된다. 상기 일도전형 층에 반도체기판에 상대적인 역바이어스인 전위가 인가된다. 그러므로, 상기 일도전형 층은 노이즈 차단층으로서의 기능을 한다. 상기 신호 입출력 패드로부터 내부 회로로의 노이즈의 영향은 완화될 수 있다. 또한, 상기 일도전형 층은 상기 일도전형 층이 소자 상에 형성되는 공정과 동일한 공정으로 형성된다. 그러므로, 제조공정의 수가 증가하는 것을 방지한다. 따라서, 그 제조가 용이해진다. 더욱이, 신호 입출력 패드 바로 아래에 있는 반도체기판의 표면상에 필드 산화막을 형성함으로써, 상기 신호 입출력 패드 및 상기 노이즈 차단 일도전형 층 사이의 절연영역 거리가 길어진다. 그 사이의 기생 커패시턴스가 감소한다. 1GHz 나 그보다 낮은 주파수의 노이즈를 차단하는 효과가 향상된다. 반도체장치는 고속으로 동작한다.

Claims (5)

  1. 내부 회로에 접속된 신호 입출력 패드가 제공되는 반도체장치로서,
    일도전형 층이 상기 신호 입출력 패드 바로 아래에 있는 반대도전형 반도체기판상에 형성되고, 일정 전압이 상기 반도체기판에 에 대하여 역바이어스가 되는 상기 일도전형 층에 인가되고,
    상기 일도전형 층은 MOS 트랜지스터의 LDD 확산층이 형성되는 공정과 동일한 공정으로 형성된 제 1 도전층 및 상기 MOS 트랜지스터의 고농도의 소오스/드레인 확산층이 형성되는 공정과 동일한 공정으로 형성된 제 2 도전층으로 구성되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 일도전형 층에 접속된 콘택홀은 상기 신호 입출력 패드 주위에 배치되고 상기 신호 입출력 패드와 동일한 층상에 형성된 노이즈 차단 전극에 접속되며, 상기 일정 전압은 상기 노이즈 차단 전극을 경유하여 상기 일도전형 층에 인가되는 것을 특징으로 하는 반도체장치.
  3. 내부 회로에 접속된 신호 입출력 패드가 제공되는 반도체장치로서,
    일도전형 층이 상기 신호 입출력 패드 바로 아래에 있는 반대도전형 반도체기판상에 형성되고, 일정 전압이 상기 반도체기판에 대하여 역바이어스가 되는 상기 일도전형 층에 인가되고,
    필드 산화막은 상기 신호 입출력 패드 바로 아래에 있는 상기 반도체기판의 표면상에 형성되고, 상기 일도전형 층은 상기 필드 산화막 바로 아래 및 상기 필드 산화막의 주변영역에 형성되며, 콘택홀은 상기 필드 산화막 주위에 배치되고,
    상기 일도전형 층은 반도체기판상의 다른 도전채널형 MOS 트랜지스터중 하나의 MOS 트랜지스터를 형성하기 위한 웰이 형성되는 공정과 동일한 공정으로 형성되는 웰, 상기 웰의 표면상의 상기 필드 산화막 주위에 형성되고 MOS 트랜지스터의 LDD 확산층이 형성되는 공정과 동일한 공정으로 형성되는 제 1 반도체층, 및 상기 MOS 트랜지스터의 고농도의 소오스/드레인 확산영역이 형성되는 공정과 동일한 공정으로 형성되는 제 2 도전층으로 구성되는 것을 특징으로 하는 반도체장치.
  4. 반대도전형 반도체기판과 반대의 도전성인 일도전형 층을 갖는 소자가 적어도 부분적으로 제공되는 반도체장치의 제조방법으로서,
    상기 일도전형 층을 형성하고 이와 동시에 신호 입출력 패드가 형성될 영역의 상기 반도체기판 상에 일도전형 층을 형성하는 단계;
    상기 반도체기판의 표면상에 층간절연막을 형성하고 상기 일도전형 층의 주변위치에 있는 층간절연막 내에 콘택홀을 형성하는 단계;
    상기 층간절연막의 표면상의 상기 콘택홀에 의해 둘러싸인 영역에 신호 입출력 패드를 형성하는 단계; 및
    상기 신호 입출력 패드의 형성과 동시에 상기 콘택홀을 포함하는 상기 신호 입출력 패드의 주변영역에 노이즈 차단 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반대도전형 반도체기판과 반대의 도전성인 일도전형 층을 갖는 소자가 적어도 부분적으로 제공되는 반도체장치의 제조방법으로서,
    신호 입출력 패드가 형성될 영역의 상기 반도체기판상에 상기 반도체기판과 반대의 도전성인 일도전형 영역을 형성하는 단계;
    상기 일도전형 영역의 주변영역을 제외한 상기 반도체기판상에 필드 산화막을 형성하는 단계;
    상기 필드 산화막이 상기 소자 상의 상기 일도전형 층의 형성과 동시에 형성되지 않는 상기 신호 입출력 패드의 주변영역에 일도전형 층을 형성하는 단계;
    상기 반도체기판의 표면상에 층간절연막을 형성하고 상기 일도전형 층 주위의 층간절연막에 콘택홀을 형성하는 단계;
    상기 층간절연막의 표면상의 상기 콘택홀에 의해 둘러싸인 영역에 상기 신호 입출력 패드를 형성하는 단계; 및
    상기 신호 입출력 패드의 형성과 동시에 상기 콘택홀을 포함하는 상기 신호 입출력 패드의 주변영역에 노이즈 차단 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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