JPS5943536A - 半導体装置 - Google Patents
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- JPS5943536A JPS5943536A JP57154113A JP15411382A JPS5943536A JP S5943536 A JPS5943536 A JP S5943536A JP 57154113 A JP57154113 A JP 57154113A JP 15411382 A JP15411382 A JP 15411382A JP S5943536 A JPS5943536 A JP S5943536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ロ）発明の技術分里Ｉ
本発明は半導（’Ｆ 装置；’？、特に高密度構造とし
た半導体集積口１ｉ’、）装Ｆ’ｉ、 （Ｉ Ｃ）の改
良に関する。
た半導体集積口１ｉ’、）装Ｆ’ｉ、 （Ｉ Ｃ）の改
良に関する。
（１リ 従来技術と間ｈ１点
ｎＬ千開回路実装ｐＨＩ’ｓ；向−ヒは）Ｖ′６速動速
動低消費電力ｊ（ど極めてずぐれｆ、Ｚ高性０（〕とな
ろｆこめに、その主体となるＩＣも益々高１１１［に集
積度および集積密度の向Ｊ、、Ｚ ヲｉｔ カッ？、１
．．８１．、ＶＬＳｌと大規模ＩＣが製造される７１：
う（どな−）てきた。また、Ａγ体的な構造のＩＣも検
ｒ？Ｊされでおり、ＩＣの高集積化は止まるところが４
Ｃい。
動低消費電力ｊ（ど極めてずぐれｆ、Ｚ高性０（〕とな
ろｆこめに、その主体となるＩＣも益々高１１１［に集
積度および集積密度の向Ｊ、、Ｚ ヲｉｔ カッ？、１
．．８１．、ＶＬＳｌと大規模ＩＣが製造される７１：
う（どな−）てきた。また、Ａγ体的な構造のＩＣも検
ｒ？Ｊされでおり、ＩＣの高集積化は止まるところが４
Ｃい。
しかし、通常、ＩＣはｔ Ｃデツプを作製（−１これを
り１部リード端子を有する容器にＸＥｌみ込／１．で完
成されるのであるが、そのため１Ｃチツプの周囲にｕ
’）ｌ ？’ｑ＜す・−ド端ｒと接続するにめのボンデ
ングパツ！！カ設りられて、組立工程においてボンデン
グパッドと夕１部す− ド端子とが細いアルミニウノ・
線又は金線で接続される。Ｉ Ｃチップにおいて、この
ようなポンチングパッドを１￥、ンける領域はトランジ
スタのような能動素子や抵抗のような受動素子を設ける
素子領域が高密度化されているにも拘らず、１個のパッ
ド面積がＩ （１（１／ｌ ｍ 角間度の大きさを占有
し７、例えば６４ビン（外部リード端了散）を有する容
器に組み込む１（ｊチップでは、そのボンデングパッド
は６４個必要１こなり、その占有面積が）１“常に広く
なる。第１図はＩ（３チツプの平面図の例で、■は素子
領域、２はボンデングパッド領域、２Ｐはボンデングパ
ッドを示ししおりＩＣチップの全面積に対してボンデン
グパラ１：領域は、その周囲に２０〜８０％程度の面積
を占イｊオる。
り１部リード端子を有する容器にＸＥｌみ込／１．で完
成されるのであるが、そのため１Ｃチツプの周囲にｕ
’）ｌ ？’ｑ＜す・−ド端ｒと接続するにめのボンデ
ングパツ！！カ設りられて、組立工程においてボンデン
グパッドと夕１部す− ド端子とが細いアルミニウノ・
線又は金線で接続される。Ｉ Ｃチップにおいて、この
ようなポンチングパッドを１￥、ンける領域はトランジ
スタのような能動素子や抵抗のような受動素子を設ける
素子領域が高密度化されているにも拘らず、１個のパッ
ド面積がＩ （１（１／ｌ ｍ 角間度の大きさを占有
し７、例えば６４ビン（外部リード端了散）を有する容
器に組み込む１（ｊチップでは、そのボンデングパッド
は６４個必要１こなり、その占有面積が）１“常に広く
なる。第１図はＩ（３チツプの平面図の例で、■は素子
領域、２はボンデングパッド領域、２Ｐはボンデングパ
ッドを示ししおりＩＣチップの全面積に対してボンデン
グパラ１：領域は、その周囲に２０〜８０％程度の面積
を占イｊオる。
したがつＵ、Ｊｌ’、近このよう４ｒホンデングバ°ノ
ド領域を素子領域の上部に５膜体的に形成する方式が検
討されており、第２ＮはそのＩＣチップの部分断面図を
示ｉｆへ即ち、それは半導体基板１１の表面に形成され
ｊこトランジスタ素子１２のに面を二酸化シリコシ（Ｓ
ｉＯ，） ＨＨ＜算１３と燐シリヶー ト膜１４とでｌ
ｌｕ夏＋、、その−Ｉ１．１こホニ／Σ゛ングパ・ソド
１５を形Ｊ＋猪し、ｔこＩ Ｏグーツブを作製１−．、
そのボンテングツ（ツ１゛Ｉ５に）１スンｊ゛ングワ、
イ＼・−４６を接続−ぜ゛る方式で／ｌ）る。また、ボ
ンデングパッド１５を形成“４′る代りに、；＋４１−
１１＋バンブを形がシ（７で、７１−スタウンで組み立
てｌる−７リツブヂソブ方式でもこれと同様の構ｊ告と
一イる。
ド領域を素子領域の上部に５膜体的に形成する方式が検
討されており、第２ＮはそのＩＣチップの部分断面図を
示ｉｆへ即ち、それは半導体基板１１の表面に形成され
ｊこトランジスタ素子１２のに面を二酸化シリコシ（Ｓ
ｉＯ，） ＨＨ＜算１３と燐シリヶー ト膜１４とでｌ
ｌｕ夏＋、、その−Ｉ１．１こホニ／Σ゛ングパ・ソド
１５を形Ｊ＋猪し、ｔこＩ Ｏグーツブを作製１−．、
そのボンテングツ（ツ１゛Ｉ５に）１スンｊ゛ングワ、
イ＼・−４６を接続−ぜ゛る方式で／ｌ）る。また、ボ
ンデングパッド１５を形成“４′る代りに、；＋４１−
１１＋バンブを形がシ（７で、７１−スタウンで組み立
てｌる−７リツブヂソブ方式でもこれと同様の構ｊ告と
一イる。
かような立体的なパッド形Ｊｊｑ方式では、第１図に示
しＩこようなＩ Ｃチップのボンデングバッド領Ｉハ２
がなくなるためＩＣチップ゛は極めて高密度化されるが
、他方素子領１ｊＶ、直−１−のボンテンクワイヤー＝
１６より信置が加えられることになるから、絶縁１１・
“１を介して素子領４１１ρ内の配線との間にｎｕ結合
が生じ、配線にノイズを与えて、微弱（１つを扱う信号
線では誤＋１７！＋作を起しやずく、またメ（′すの場
合にＩＪ円ＩＪ住マージンを狭くずろ４Ｃど、極め又市
気′１〒性・＼の］界影響が大きくなる。
しＩこようなＩ Ｃチップのボンデングバッド領Ｉハ２
がなくなるためＩＣチップ゛は極めて高密度化されるが
、他方素子領１ｊＶ、直−１−のボンテンクワイヤー＝
１６より信置が加えられることになるから、絶縁１１・
“１を介して素子領４１１ρ内の配線との間にｎｕ結合
が生じ、配線にノイズを与えて、微弱（１つを扱う信号
線では誤＋１７！＋作を起しやずく、またメ（′すの場
合にＩＪ円ＩＪ住マージンを狭くずろ４Ｃど、極め又市
気′１〒性・＼の］界影響が大きくなる。
（（リ 発明の目的
本発明１（この」、うな）’Ｌ（＞ｉ的ｉ７ｔ″１漬と
しｔこ【（シにおいて、ノイズを除去しで１（ｉ、気的
′Ｖ、“ｊｌ／１．を【皮部１ろ（１りｊ冑を提案“Ｊ
るものである。
しｔこ【（シにおいて、ノイズを除去しで１（ｉ、気的
′Ｖ、“ｊｌ／１．を【皮部１ろ（１りｊ冑を提案“Ｊ
るものである。
（＋１） 発明の構）ｊη
その目的は、半導体基板、１ゴこ設けた絶縁膜中に一定
π１′、位が印加される導電膜を介在せしめ、該導電膜
−ヒの該絶縁１（へ上面に接続パラ１゛が設（〕らｉ］
、ｆ：。
π１′、位が印加される導電膜を介在せしめ、該導電膜
−ヒの該絶縁１（へ上面に接続パラ１゛が設（〕らｉ］
、ｆ：。
半導体装置によって達成される。
（ｅ） 発明の実施例
以下、図面を参照して実施例によって詳細に説明する。
第３図は本発明にかかる部分断面図を示しており、同図
１．ｔｆ口２図に示−イー従来の部分断面図に対応する
実施例である。図示のように８ｉ０．膜１８の中１１旧
１１ ＩＮに、アルミニウド・導電５膜２０を形成し、
これに一定電（Ｓ’ｌを与えろ。０〜′ は接地を意味
し、通常の場合、−７１這ｆｆｉ ４ｓγは接地レベル
と考えＣよい。そうすると、倒ンｔばホンデングパッド
ｌｆ’ｉｌζ舶えらＪ’ＬるＯＮ号Ｈ，と半導体基板１
１上の配線層１７に加わ／３３膜ト（Ｐとの相互間の影
凭ＳをアルＥ −’−’７ 人４ ｍ訓：’４７０−７
１＋、 、Ｔ；Ｅ断ｂ−ｒ、配線層１７に対オーる４４
月Ｓ１の・′イスを）１１１哨こ（′が′？、′き、〃
（動作もカフ消゛１−乙。
１．ｔｆ口２図に示−イー従来の部分断面図に対応する
実施例である。図示のように８ｉ０．膜１８の中１１旧
１１ ＩＮに、アルミニウド・導電５膜２０を形成し、
これに一定電（Ｓ’ｌを与えろ。０〜′ は接地を意味
し、通常の場合、−７１這ｆｆｉ ４ｓγは接地レベル
と考えＣよい。そうすると、倒ンｔばホンデングパッド
ｌｆ’ｉｌζ舶えらＪ’ＬるＯＮ号Ｈ，と半導体基板１
１上の配線層１７に加わ／３３膜ト（Ｐとの相互間の影
凭ＳをアルＥ −’−’７ 人４ ｍ訓：’４７０−７
１＋、 、Ｔ；Ｅ断ｂ−ｒ、配線層１７に対オーる４４
月Ｓ１の・′イスを）１１１哨こ（′が′？、′き、〃
（動作もカフ消゛１−乙。
か、１、うｊ（アルミニウｌ−導亀ボ、＼２０はＩＣｙ
ツブの全面を被ｆ４−＼−せるが、ボンデングパッドノ
ドとＩ３３続シる［２下間の接続孔（スルーホール）１
８とは接ＦＪｊ Ｌ ｆ−ｃいｒ（、、ｐ−ンと４る。
ツブの全面を被ｆ４−＼−せるが、ボンデングパッドノ
ドとＩ３３続シる［２下間の接続孔（スルーホール）１
８とは接ＦＪｊ Ｌ ｆ−ｃいｒ（、、ｐ−ンと４る。
第４図目ＩＵチップの切断平面図でＪ）す、相８１う・
ｊのＡＡ’断面、ｙｌｉ分をシＩ朋１１縮小した図で、
＋ｆ１ｃ：続孔■８と導電膜２（）のパターンとの関係
を示している。
ｊのＡＡ’断面、ｙｌｉ分をシＩ朋１１縮小した図で、
＋ｆ１ｃ：続孔■８と導電膜２（）のパターンとの関係
を示している。
アルミニラへ導１に膜２０を介在さける絶縁膜Ｉ３には
化学へイ１１成長（（Ｈｙ Ｉ＋ ）法で被着させる８
１ （、） ２膜をＩ’ｌいるが、（の曲ζξ、酬熱
有槙絶縁膜（７月１？リイミド月り（を１目い１、その
間にフルミ、ニウノ・導ｆｕ膜を］（？着又１１スパッ
クで被１７させてもよい。
化学へイ１１成長（（Ｈｙ Ｉ＋ ）法で被着させる８
１ （、） ２膜をＩ’ｌいるが、（の曲ζξ、酬熱
有槙絶縁膜（７月１？リイミド月り（を１目い１、その
間にフルミ、ニウノ・導ｆｕ膜を］（？着又１１スパッ
クで被１７させてもよい。
絶縁片゛Ｎ１３の片（＼Ｊ’；’ ＋、ｉ数μ？・１と
ｊメくするが、導？町莫２０の膜厚は１ｌｔｙｑ前１′
２か妥当であＺｌ、まｔコ導ｍ膜２０としこはアルミニ
ウドの（ＩＩ↓に、でリブテン等の１１の金１１１．Ｔ
：リブデン・シリ→Ｊ−、（ドやタングステン・シリサ
イド等のシリ→ノイ１：や、ド−プさ′１１たボリアセ
ブ゛１、・ン等の１Ｌｔ気伝ｊ７”７件のＪ）る有イ甲
・オ質や、また、カーボン等も使用できる、第５図は本
発明にがかる■（−］デツプのＬ ｉｉｉからみＬ二平
＋ｉｉｉ図で、全体のボンテングツドが図示されており
、これは従来の第２図に示゛す［（ノヂップと外形的に
は変化はｔ【い。
ｊメくするが、導？町莫２０の膜厚は１ｌｔｙｑ前１′
２か妥当であＺｌ、まｔコ導ｍ膜２０としこはアルミニ
ウドの（ＩＩ↓に、でリブテン等の１１の金１１１．Ｔ
：リブデン・シリ→Ｊ−、（ドやタングステン・シリサ
イド等のシリ→ノイ１：や、ド−プさ′１１たボリアセ
ブ゛１、・ン等の１Ｌｔ気伝ｊ７”７件のＪ）る有イ甲
・オ質や、また、カーボン等も使用できる、第５図は本
発明にがかる■（−］デツプのＬ ｉｉｉからみＬ二平
＋ｉｉｉ図で、全体のボンテングツドが図示されており
、これは従来の第２図に示゛す［（ノヂップと外形的に
は変化はｔ【い。
」１記実施例ではワイヤーを接続１−るボンデングパッ
ドで説明しできたが、ゝ４４［ｉｊバンブを形成し又−
７、’Ｌ−−スタウンボンデングオる７リツプチツプ方
式でも同様となることは勿論である。
ドで説明しできたが、ゝ４４［ｉｊバンブを形成し又−
７、’Ｌ−−スタウンボンデングオる７リツプチツプ方
式でも同様となることは勿論である。
（リ 発明の効果
以上の説明から明らかなように、本発明は接続パッドろ
・素子領域の上面に設（ＪろＩＣ２ツブにおいて、ノイ
ズを減少させ、ｍ気持性を安定させる構造で、高密度高
性能なＩＣがイ１ｔられるものである。
・素子領域の上面に設（ＪろＩＣ２ツブにおいて、ノイ
ズを減少させ、ｍ気持性を安定させる構造で、高密度高
性能なＩＣがイ１ｔられるものである。
第１図４５」、びｒ’ｌ”： ２ Ｕ、ｌｆ を従）に
（ハＩ Ｃブップ構造図第８図は本）（、門にかりｓ
ルＪ （： ｒツ；−’ 〕ｉ’ＪＪ ：Ｓ’） ｌ！
：ｌ′ｉ 面構端目、パｉｒ ４ ｔ＜ ：ｌ−＋。ｌ
、（ア；、ｓ ＋）図は同しくｉｅブ・ソーｆのＬ・Ｊ
Ｊ回’Ｆ ＋−ｔｒ１１７１とＪ面ゲ））らの平向１−
′＜、ｌをンｊ（才。 し１中、Ｉは１にＪｌ・ｌＡ域、２ ｔ、：＋、 ｉＪ
テンクベッド領域、１ｌｆｆ半導体・−（仮、１２ ｉ
、ｌト５ ン” スｌ’ 、Ｖ（’、 ｒｌＢは：４
＋ （’ ｐ Ｉｌｌ’ｉ、１５はポンプニノグパ゛ソ
ド １Ｇはポンミツク丁クイ？−１１７は自己４隻ＪＰ
’ｌ、１８は接続孔、２０はア刀εニウム導ＩＪｒ、
ＩＩ！″へでｊ）る。 ？ｉ’、 Ｉ ｌ’Ｙ＋ 第４図 ８ 第５図 ５ １３５−
（ハＩ Ｃブップ構造図第８図は本）（、門にかりｓ
ルＪ （： ｒツ；−’ 〕ｉ’ＪＪ ：Ｓ’） ｌ！
：ｌ′ｉ 面構端目、パｉｒ ４ ｔ＜ ：ｌ−＋。ｌ
、（ア；、ｓ ＋）図は同しくｉｅブ・ソーｆのＬ・Ｊ
Ｊ回’Ｆ ＋−ｔｒ１１７１とＪ面ゲ））らの平向１−
′＜、ｌをンｊ（才。 し１中、Ｉは１にＪｌ・ｌＡ域、２ ｔ、：＋、 ｉＪ
テンクベッド領域、１ｌｆｆ半導体・−（仮、１２ ｉ
、ｌト５ ン” スｌ’ 、Ｖ（’、 ｒｌＢは：４
＋ （’ ｐ Ｉｌｌ’ｉ、１５はポンプニノグパ゛ソ
ド １Ｇはポンミツク丁クイ？−１１７は自己４隻ＪＰ
’ｌ、１８は接続孔、２０はア刀εニウム導ＩＪｒ、
ＩＩ！″へでｊ）る。 ？ｉ’、 Ｉ ｌ’Ｙ＋ 第４図 ８ 第５図 ５ １３５−
Claims (1)
- 半導体基板」−に設けｊコ絶縁１１負中に一定電（ｔ’
ｊが印加される導１α膜を介在せしめ、該導電膜」−の
該絶縁膜上面に接続パッドが設けられたことをｖｆ徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154113A JPS5943536A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154113A JPS5943536A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943536A true JPS5943536A (ja) | 1984-03-10 |
Family
ID=15577204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154113A Pending JPS5943536A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943536A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319224A (en) * | 1989-10-11 | 1994-06-07 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device having a geometry to enhance fabrication and testing and manufacturing method thereof |
| US6023095A (en) * | 1997-03-31 | 2000-02-08 | Nec Corporation | Semiconductor device and manufacture method thereof |
| US6313541B1 (en) * | 1999-06-08 | 2001-11-06 | Winbond Electronics Corp. | Bone-pad with pad edge strengthening structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572599A (en) * | 1980-06-06 | 1982-01-07 | Hitachi Ltd | Multilayer printed circuit board |
| JPS5787145A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor device |
-
1982
- 1982-09-03 JP JP57154113A patent/JPS5943536A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572599A (en) * | 1980-06-06 | 1982-01-07 | Hitachi Ltd | Multilayer printed circuit board |
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