JPS5870566A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5870566A JPS5870566A JP16870781A JP16870781A JPS5870566A JP S5870566 A JPS5870566 A JP S5870566A JP 16870781 A JP16870781 A JP 16870781A JP 16870781 A JP16870781 A JP 16870781A JP S5870566 A JPS5870566 A JP S5870566A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000004020 conductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000003071 parasitic effect Effects 0.000 claims abstract description 3
- 230000000694 effects Effects 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 235000018906 Bauhinia malabarica Nutrition 0.000 description 1
- 244000300022 Bauhinia malabarica Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体抵抗回路製置に関する。
A/D、D/A変換器は、複数の抵抗とトランジスタ等
の増幅器を一つの半導体基体内に形成し配aによって組
合せて放るものであり、抵抗には通常ベース拡散及びイ
オン打込み等による抵抗が使われている。現在使われて
いる一層配葱構造のA/D、D/A変換器において、抵
抗となる拡散領域の上に配線を走らせることは、バイア
ス効果により抵抗値が0.1〜1%程度変化するために
好ま【、<ない。
の増幅器を一つの半導体基体内に形成し配aによって組
合せて放るものであり、抵抗には通常ベース拡散及びイ
オン打込み等による抵抗が使われている。現在使われて
いる一層配葱構造のA/D、D/A変換器において、抵
抗となる拡散領域の上に配線を走らせることは、バイア
ス効果により抵抗値が0.1〜1%程度変化するために
好ま【、<ない。
ところで最近、有機性の絶縁膜を層間絶縁膜として使う
二層配線構造が採用されつつあり、A/D 。
二層配線構造が採用されつつあり、A/D 。
D/A変換器においても適用することが考えられるが、
この場合も、抵抗上に配線を自由に走らせることは一層
配線の場合と同じ理由で好ましくない。しかし、少なか
らぬ面積を占める高抵抗領域上のスペースを全く利用し
ないことにも集積度の点で問題がある。
この場合も、抵抗上に配線を自由に走らせることは一層
配線の場合と同じ理由で好ましくない。しかし、少なか
らぬ面積を占める高抵抗領域上のスペースを全く利用し
ないことにも集積度の点で問題がある。
本発明は上記した問題を解決するためになされたもので
あり、その目的は抵抗を有する半導体装置の小型化にあ
る。以下実施例にそって具体的に説明する。
あり、その目的は抵抗を有する半導体装置の小型化にあ
る。以下実施例にそって具体的に説明する。
第1図はAJD、D/A変換器の基準ラダー抵抗に本発
明を適用した場合の実施例であって、同図の実線は配線
、一点鎖線は拡散抵抗の平面パターンを示し1、第1A
図、5IIB図は第1図におけるA−A断面及びB−B
断面をそれぞれに示し℃いる。
明を適用した場合の実施例であって、同図の実線は配線
、一点鎖線は拡散抵抗の平面パターンを示し1、第1A
図、5IIB図は第1図におけるA−A断面及びB−B
断面をそれぞれに示し℃いる。
この実施例において、例えばN @ 8 i半導体基体
1の主表面に基準抵抗となるPaII拡散層2が形成さ
れ、この半導体基板上に、酸化膜(8i01膜)又は8
i0.+P8G(リン・シリケートガラス)膜等の第1
の絶縁膜3が形成され、この第1の絶縁膜3上に上記抵
抗となるP型拡散層2の主要部分を覆い、第1の導体膜
4、例えdkl膜が厚き1.75amli[K形成され
、この第1の導体$4はvcc等の高電位に接続される
。なお、抵抗となるP型拡散層の両端子部分は第1の絶
縁膜3にあけたヌル−ホール6を通してAj膜5による
電極取出しがなされる。第1の導体膜4の上にはボリイ
iド系樹脂又はP80%による層間絶縁膜(第2の絶縁
膜)7が形成され、この上に絡2のへl配さらに第2の
配線か通る直下を含め、基準となる抵抗の領域を、第1
の導体AJ膜で覆いvcc等の安定な電位を保つように
接続することによって、その上に絶縁膜7を介して設け
られた第2層目の配置181j印加された電圧により基
準抵抗が影響を受けることがなくなった。上記導体膜°
゛4は抵抗の上であって少なくとも第2層のAI配線8
が重なる部分の関に設けられるべく、その電位は少なく
とも第2層のAJ配配線印加され、これによって抵抗と
なる拡散層表mK寄生MO8効果を生じさせることのな
い電圧の範囲であることが条件である。又、導体膜はA
J K限らず低抵抗の多結晶8i膜(AJ入り8i膜を
含む)でありてもよい。
1の主表面に基準抵抗となるPaII拡散層2が形成さ
れ、この半導体基板上に、酸化膜(8i01膜)又は8
i0.+P8G(リン・シリケートガラス)膜等の第1
の絶縁膜3が形成され、この第1の絶縁膜3上に上記抵
抗となるP型拡散層2の主要部分を覆い、第1の導体膜
4、例えdkl膜が厚き1.75amli[K形成され
、この第1の導体$4はvcc等の高電位に接続される
。なお、抵抗となるP型拡散層の両端子部分は第1の絶
縁膜3にあけたヌル−ホール6を通してAj膜5による
電極取出しがなされる。第1の導体膜4の上にはボリイ
iド系樹脂又はP80%による層間絶縁膜(第2の絶縁
膜)7が形成され、この上に絡2のへl配さらに第2の
配線か通る直下を含め、基準となる抵抗の領域を、第1
の導体AJ膜で覆いvcc等の安定な電位を保つように
接続することによって、その上に絶縁膜7を介して設け
られた第2層目の配置181j印加された電圧により基
準抵抗が影響を受けることがなくなった。上記導体膜°
゛4は抵抗の上であって少なくとも第2層のAI配線8
が重なる部分の関に設けられるべく、その電位は少なく
とも第2層のAJ配配線印加され、これによって抵抗と
なる拡散層表mK寄生MO8効果を生じさせることのな
い電圧の範囲であることが条件である。又、導体膜はA
J K限らず低抵抗の多結晶8i膜(AJ入り8i膜を
含む)でありてもよい。
このような本発明の構造によれば、抵抗上の空いたスペ
ースを第2の配線が自由に走らせることができ、半導体
チップ面積を小さくできるとともに抵抗となる拡散接合
の電気的、化学的保饅ができる等の効果を有する。
ースを第2の配線が自由に走らせることができ、半導体
チップ面積を小さくできるとともに抵抗となる拡散接合
の電気的、化学的保饅ができる等の効果を有する。
本発明は前記実施例に限定されるものでない。
すなわち、絶縁膜としては実施例で掲けたもの以外の物
質を使用することができ、抵抗や配線の形状も図面に示
したものに限定されない。
質を使用することができ、抵抗や配線の形状も図面に示
したものに限定されない。
本発明は高精度リニアIO(又はL81)[適用して極
めて有効である。
めて有効である。
第1図は本発明の一実施例を示す平面図、第1A図、第
1B図は第1111におけるA−A断面図及びB−B断
面図である。 ]・・・N型81基体、2・・・P拡散層(抵抗)、3
・・・第1の絶縁膜、4・・・第1の導体膜、5・・・
抵抗取出し配線、6・・・スルーホール、7・・・第2
の絶縁膜。 8・・・第2の導体膜(第2層配Im)。 第 1 図 B 6L′″3
1B図は第1111におけるA−A断面図及びB−B断
面図である。 ]・・・N型81基体、2・・・P拡散層(抵抗)、3
・・・第1の絶縁膜、4・・・第1の導体膜、5・・・
抵抗取出し配線、6・・・スルーホール、7・・・第2
の絶縁膜。 8・・・第2の導体膜(第2層配Im)。 第 1 図 B 6L′″3
Claims (1)
- 【特許請求の範囲】 1、半導体基体の表面に抵抗となる半導体領域を有し、
この半導体領域上に第1の絶縁膜を介して配線となる第
1の導体膜を有する半導体装置において、上記第1の絶
縁膜上に上記抵抗となる半導体領域を覆うように第2の
導体膜を形成してこれを安定な電位に保ち、IE2の導
体膜と配線となる第1の導体膜間には第2の絶縁膜を形
成したことを特徴とする半導体装置。 2、上記抵抗は基準抵抗である特許請求の範囲夢1項に
記載の半導体装置。 3、上記安定電位は少な(とも第1の導体jll[印加
されて抵抗となる半導体領域表面に寄生MO8トランジ
スタを生じさせない印加電圧範囲と【5た特許請求の範
囲第1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16870781A JPS5870566A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16870781A JPS5870566A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5870566A true JPS5870566A (ja) | 1983-04-27 |
Family
ID=15872954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16870781A Pending JPS5870566A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5870566A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS618967A (ja) * | 1984-06-20 | 1986-01-16 | アメリカン・マイクロシステムズ・インコーポレイテツド | フィルターに組み込まれる集積回路の構造物 |
JPS6218749A (ja) * | 1985-07-17 | 1987-01-27 | Nec Corp | 半導体集積回路 |
JP2002158290A (ja) * | 2000-08-30 | 2002-05-31 | Agere Systems Guardian Corp | 上に増加したルート形成領域を有するフィールドプレート抵抗 |
JP2021034500A (ja) * | 2019-08-22 | 2021-03-01 | セイコーエプソン株式会社 | 半導体装置及び発振器 |
-
1981
- 1981-10-23 JP JP16870781A patent/JPS5870566A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS618967A (ja) * | 1984-06-20 | 1986-01-16 | アメリカン・マイクロシステムズ・インコーポレイテツド | フィルターに組み込まれる集積回路の構造物 |
JPS6218749A (ja) * | 1985-07-17 | 1987-01-27 | Nec Corp | 半導体集積回路 |
JP2002158290A (ja) * | 2000-08-30 | 2002-05-31 | Agere Systems Guardian Corp | 上に増加したルート形成領域を有するフィールドプレート抵抗 |
JP2021034500A (ja) * | 2019-08-22 | 2021-03-01 | セイコーエプソン株式会社 | 半導体装置及び発振器 |
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