JP2021034500A - 半導体装置及び発振器 - Google Patents

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Abstract

【課題】小型の半導体装置及び発振器を提供する。
【解決手段】半導体装置１は、Ｘ軸に沿って配置され、互いに離間している第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂと、第１高抵抗パターン１６ａと第２高抵抗パターン１６ｂとを接続する接続パターン２０ｂと、第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、及び接続パターン２０ｂより上層に配置された信号配線２２と、を備え、接続パターン２０ｂは、第１高抵抗パターン１６ａより上層において、平面視で、第１高抵抗パターン１６ａの端部に重なる第１部分２ａを含み、接続パターン２０ｂは、第２高抵抗パターン１６ｂより上層において、平面視で、第２高抵抗パターン１６ｂの端部に重なる第２部分２ｂを含み、信号配線２２は、平面視で、接続パターン２０ｂの第１部分２ａ側の端と第２部分２ｂ側の端との間において、Ｘ軸と交差するＹ軸に沿って配置されている。
【選択図】図２

Description

本発明は、半導体装置及び発振器に関する。
高抵抗部の両端側でコンタクトホールが形成される領域に低抵抗部とポリシリコン膜を積層して配置することで、抵抗素子の抵抗値を決定するためのポリシリコン膜を薄く形成しても、コンタクトホールを形成するためのエッチング時の下地絶縁膜の損傷や、コンタクト抵抗の上昇やバラツキなどを抑制することができ、抵抗素子のコンタクト抵抗の安定化を図ることができる半導体装置が特許文献１に開示されている。
特開２００３−２３０８９号公報
特許文献１に開示されている半導体装置において、半導体装置の小型化や、半導体装置の配線を高密度化するために、平面視で高抵抗部に重なるように信号配線を配置したい場合がある。しかしながら、信号配線と高抵抗部との間で電界が発生し、信号配線に流れる電流によって高抵抗部の抵抗値が変動してしまう。そこで、高抵抗部と重ならないように信号配線を配置するとデッドスペースが生じてしまい、特に半導体装置の小型化に適さないという課題があった。
半導体装置は、第１軸に沿って配置され、互いに離間している第１高抵抗パターン及び第２高抵抗パターンと、前記第１高抵抗パターンと前記第２高抵抗パターンとを電気的に接続する接続パターンと、前記第１高抵抗パターン、前記第２高抵抗パターン、及び前記接続パターンより上層に配置された信号配線と、を備えた半導体装置であって、前記接続パターンは、前記第１高抵抗パターンより上層において、平面視で、前記第１高抵抗パターンの端部に重なる第１部分を含み、前記接続パターンは、前記第２高抵抗パターンより上層において、平面視で、前記第２高抵抗パターンの端部に重なる第２部分を含み、前記信号配線は、平面視で、前記接続パターンの前記第１部分側の端と前記第２部分側の端との間において、前記第１軸と交差する第２軸に沿って配置されていることを特徴とする。
発振器は、上記の半導体装置と、前記半導体装置によって駆動される振動子と、を備えていることを特徴とする。
第１実施形態に係る半導体装置の概略構成を示す平面図。 図１のＡ−Ａ線での断面図。 図１のＢ−Ｂ線での断面図。 図１のＣ−Ｃ線での断面図。 第１実施形態に係る半導体装置の概略構成を示す平面図。 第２実施形態に係る半導体装置の概略構成を示す平面図。 図６のＡ１−Ａ１線での断面図。 図６のＢ１−Ｂ１線での断面図。 第３実施形態に係る半導体装置の概略構成を示す平面図。 図９のＡ２−Ａ２線での断面図。 第５実施形態に係る半導体装置の概略構成を示す平面図。 図１１のＡ３−Ａ３線での断面図。 第６実施形態に係る半導体装置の概略構成を示す平面図。 図１３のＡ４−Ａ４線での断面図。 第７実施形態に係る発振器の概略構成を示す平面図。 図１５のＤ−Ｄ線での断面図。
１．第１実施形態
先ず、第１実施形態に係る半導体装置１について、図１〜図５を参照して説明する。
図１は、第１実施形態に係る半導体装置１の概略構成を示す平面図である。図２は、図１のＡ−Ａ線での断面図であり、図３は、図１のＢ−Ｂ線での断面図であり、図４は、図１のＣ−Ｃ線での断面図である。図５は、第１実施形態に係る半導体装置１の概略構成を示す平面図である。なお、分かり易くするために、図１では、絶縁膜２５の図示を省略しており、また、図５では、絶縁膜２５、シールドパターン２４、及び導通配線２３の図示を省略している。また、以降の各図では、説明の便宜上、一部の構成要素を省略してある。また、各図において、分かり易くするために、各構成要素の寸法比率は、実際と異なる。また、図中のＸ軸、Ｙ軸、Ｚ軸は、互いに直交する座標軸であり、Ｘ軸に沿う方向を「Ｘ方向」、Ｙ軸に沿う方向を「Ｙ方向」、Ｚ軸に沿う方向を「Ｚ方向」とし、矢印の方向がプラス方向である。また、Ｚ軸のプラス方向を「上方」又は「上層」とし、マイナス方向を「下方」又は「下層」とする。また、本実施形態では、第１軸をＸ軸とし、第２軸をＹ軸として説明する。
図１に示す半導体装置１は、高抵抗パターンを配線に用い、低消費電流の発振回路を構成したものである。本実施形態では、発振回路を構成するアナログ回路やデジタル回路について、説明を省略し、高抵抗パターンを一部に含む高抵抗配線について、詳細に説明する。なお、本実施形態では、「高抵抗」をシート抵抗が１０ｋΩ／□以上である抵抗と定義し説明する。
半導体装置１は、図１〜図５に示すように、基板１０の上方でＸ軸に沿って配置され、互いに離間している第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂと、第１高抵抗パターン１６ａと第２高抵抗パターン１６ｂとを接続する接続パターン２０ｂと、第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、及び接続パターン２０ｂより上層に配置された信号配線２２と、を有している。
シリコンに低濃度の不純物が添加されることで生成された基板１０の上方には、ＳｉＯ2で構成されるトレンチ１２と、高濃度の不純物が添加されることで生成されるＰ型半導体である配線パターン１４と、が設けられている。
トレンチ１２の上層には、ポリシリコンなどで生成されたＸ方向を長辺とする矩形状の第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂがＸ軸に沿って、互いに離間して配置されている。
第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの上層には、アルミニウムなどで構成されたＸ方向を長辺とする矩形状の接続パターン２０ｂが配置され、平面視で、接続パターン２０ｂの第１高抵抗パターン１６ａの端部と重なる第１部分２ａにおいて、タングステンなどで構成された導通配線１８により、接続パターン２０ｂと第１高抵抗パターン１６ａとが電気的に接続されている。また、平面視で、接続パターン２０ｂの第２高抵抗パターン１６ｂの端部と重なる第２部分２ｂにおいて、導通配線１８により、接続パターン２０ｂと第２高抵抗パターン１６ｂとが電気的に接続されている。
第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの上層に配置された２つの接続パターン２０ａ，２０ｃにおいて、接続パターン２０ａは、第１高抵抗パターン１６ａと重なる部分において、導通配線１８により、第１高抵抗パターン１６ａと電気的に接続されている。また、接続パターン２０ｃは、第２高抵抗パターン１６ｂと重なる部分において、導通配線１８により、第２高抵抗パターン１６ｂと電気的に接続されている。
従って、接続パターン２０ａと、第１高抵抗パターン１６ａと、接続パターン２０ｂと、第２高抵抗パターン１６ｂと、接続パターン２０ｃと、が導通配線１８により、電気的に接続されているため、高抵抗配線を構成することができる。
第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、及び接続パターン２０ａ，２０ｂ，２０ｃより上層には、Ｙ方向に延在する信号配線２２が配置されている。また、信号配線２２は、平面視で、接続パターン２０ｂの第１部分２ａ側の端と第２部分２ｂ側の端との間において、Ｙ軸に沿って配置されている。そのため、信号配線２２は、平面視で、接続パターン２０ｂと重なる位置に配置されている。つまり、信号配線２２が第１高抵抗パターン１６ａ又は第２高抵抗パターン１６ｂと重なる位置に配置されていないので、信号配線２２と第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界が発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動を低減することができる。また、高抵抗配線の上層に信号配線２２を配置することができるので、信号配線２２の長さを短くすることができ、半導体装置１の小型化を図ることができる。
なお、信号配線２２は、例えば、窒化チタン、チタン、アルミニウム、チタン、窒化チタンの順で積層した５層構造で構成されている。また、中間層のアルミニウムには、銅を含んでいても構わない。
信号配線２２の上層には、平面視で、第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、及び接続パターン２０ａ，２０ｂ，２０ｃの一部を除き、全体を覆うようにアルミニウムなどで構成されたシールドパターン２４が配置されている。シールドパターン２４を設けることで、外部からのノイズの影響を防いでいる。なお、シールドパターン２４は、図３に示すように、タングステンなどで構成された導通配線２３により、信号配線２２と電気的に接続されている。
シールドパターン２４の上層及び各層間には、ＳｉＯ2などで構成された絶縁膜２５が形成されている。また、図５に示すように、高抵抗配線を構成する接続パターン２０ａ，２０ｂ，２０ｃ、第１高抵抗パターン１６ａ、及び第２高抵抗パターン１６ｂのＹ方向のプラス側とマイナス側には、それぞれダミー高抵抗パターン１７とダミー接続パターン２１が配置され、ダミー高抵抗パターン１７とダミー接続パターン２１とは、導通配線１８により、電気的に接続されている。また、ダミー接続パターン２１は、図３及び図４に示すように、ダミー導通配線１５により、配線パターン１４に電気的に接続されている。
これらのダミーパターンは、高抵抗配線を高精度に形成するためのものであり、高抵抗配線をシールドする働きも兼ねている。なお、ダミー高抵抗パターン１７、ダミー接続パターン２１、及びダミー導通配線１５の構成材料は、高抵抗配線を構成する第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、接続パターン２０ｂ、及び導通配線１８と同じ材料である。
上述のように、本実施形態の半導体装置１は、信号配線２２が第１高抵抗パターン１６ａと第２高抵抗パターン１６ｂとを接続する接続パターン２０ｂの上層に配置され、平面視で、信号配線２２と第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとが重なっていないので、信号配線２２と第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界が発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動を低減することができる。そのため、信号配線２２の長さを短くすることができ、半導体装置１の小型化を図ることができる。また、低消費電流で駆動する発振回路を有する半導体装置１を提供することができる。
２．第２実施形態
次に、第２実施形態に係る半導体装置１ａについて、図６〜図８を参照して説明する。
図６は、第２実施形態に係る半導体装置１ａの概略構成を示す平面図である。図７は、図６のＡ１−Ａ１線での断面図であり、図８は、図６のＢ１−Ｂ１線での断面図である。なお、図６では、分かり易くするために、絶縁膜２５、シールドパターン２４、及び導通配線２３の図示を省略している。
本実施形態の半導体装置１ａは、信号配線２２と接続パターン２０ｂとの間にシールドパターン２６が設けられていること以外は、第１実施形態の半導体装置１と同様である。なお、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。また、図６〜図８では、前述した実施形態と同様の構成について、同一符号を付している。
半導体装置１ａは、図６〜図８に示すように、接続パターン２０ｂより上層、且つ、信号配線２２より下層で、平面視で、信号配線２２と重なる位置にＹ方向に延在するシールドパターン２６が配置されている。アルミニウムなどで構成されたシールドパターン２６は、タングステンなどで構成された導通配線１９により、ダミー接続パターン２１と電気的に接続され、ダミー接続パターン２１とダミー導通配線１５を介して、基板１０の上方に設けられた配線パターン１４と電気的に接続されている。
配線パターン１４が、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂを含む回路の電源である図示しない第１電源の接地電位、例えば、Ｖｓｓ、又は、図示しない第１電源の定電位、例えば、電源電位に電気的に接続されていると、シールドパターン２６は、第１電源の接地電位又は第１電源の定電位に電気的に接続される。そのため、シールドパターン２６、第１高抵抗パターン１６ａ、及び第２高抵抗パターン１６ｂが同電位となり、また、平面視で、シールドパターン２６が信号配線２２と重なる位置に配置されているので、電位が異なる信号配線２２と第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界がより発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動をより低減することができる。
３．第３実施形態
次に、第３実施形態に係る半導体装置１ｂについて、図９及び図１０を参照して説明する。
図９は、第３実施形態に係る半導体装置１ｂの概略構成を示す平面図である。図１０は、図９のＡ２−Ａ２線での断面図である。なお、図９では、分かり易くするために、絶縁膜２５、シールドパターン２４、及び導通配線２３の図示を省略している。
本実施形態の半導体装置１ｂは、シールドパターン２６ｂと、シールドパターン２６ｂの上層に、第１信号配線２２ａ、第２信号配線２２ｂ、及び第３信号配線２２ｃとが設けられていること以外は、第１実施形態の半導体装置１と同様である。なお、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。また、図９及び図１０では、前述した実施形態と同様の構成について、同一符号を付している。
半導体装置１ｂは、図９及び図１０に示すように、シールドパターン２６ｂの上層に、Ｙ方向にそれぞれ延在し、Ｘ方向に順に並んでいる第１信号配線２２ａ、第２信号配線２２ｂ、及び第３信号配線２２ｃが配置されている。また、第１信号配線２２ａ、第２信号配線２２ｂ、及び第３信号配線２２ｃは、平面視において、シールドパターン２６ｂと重なる位置で、シールドパターン２６ｂの第１端部３ａと第２端部３ｂとの間に配置されている。
シールドパターン２６ｂは、導通配線１９を介して、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂを含む回路の電源である図示しない第１電源の接地電位又は図示しない第１電源の定電位に電気的に接続されている。また、第１信号配線２２ａ及び第３信号配線２２ｃは、図８に示す導通配線２３などを介して、第２信号配線２２ｂの信号を供給する回路の電源である図示しない第２電源の接地電位又は図示しない第２電源の定電位に電気的に接続されている。
そのため、シールドパターン２６ｂ、第１高抵抗パターン１６ａ、及び第２高抵抗パターン１６ｂが同電位となるので、電位が異なる第１信号配線２２ａ、第２信号配線２２ｂ、及び第３信号配線２２ｃをシールドパターン２６ｂの第１端部３ａと第２端部３ｂとの間に配置することで、電位が異なる第１信号配線２２ａ及び第３信号配線２２ｃと第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界が発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動を低減することができる。
４．第４実施形態
次に、第４実施形態に係る半導体装置１ｃについて説明する。
本実施形態の半導体装置１ｃは、シールドパターン２６ｂと、シールドパターン２６ｂの上層に、第１信号配線２２ａ、第２信号配線２２ｂ、及び第３信号配線２２ｃとが設けられており、第３実施形態の半導体装置１ｂと同様の構成であるが、第１信号配線２２ａ及び第３信号配線２２ｃがシールドパターン２６ｂと同電位になるように接続されている。そのため、図９及び図１０を参照して説明する。
シールドパターン２６ｂは、導通配線１９を介して、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂを含む回路の電源である図示しない第１電源の接地電位又は図示しない第１電源の定電位に電気的に接続されている。また、第１信号配線２２ａ及び第３信号配線２２ｃは、図８に示す導通配線２３などを介して、第２信号配線２２ｂの信号を供給する回路の電源である図示しない第２電源の接地電位又は図示しない第２電源の定電位に電気的に接続されている。
シールドパターン２６ｂは、導通配線１９を介して、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂを含む回路の電源である第１電源の接地電位又は第１電源の定電位に電気的に接続されている。また、第１信号配線２２ａ及び第３信号配線２２ｃもシールドパターン２６ｂと同様に、第１電源の接地電位又は第１電源の定電位に電気的に接続されている。
そのため、シールドパターン２６ｂ、第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、第１信号配線２２ａ、及び第３信号配線２２ｃが同電位となるので、電位が異なる第２信号配線２２ｂをシールドパターン２６ｂの第１端部３ａと第２端部３ｂとの間に配置することで、電位が異なる第２信号配線２２ｂを第１信号配線２２ａと第３信号配線２２ｃとで挟み込むことができるので、第２信号配線２２ｂと第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界が発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動を低減することができる。
５．第５実施形態
次に、第５実施形態に係る半導体装置１ｄについて、図１１及び図１２を参照して説明する。
図１１は、第５実施形態に係る半導体装置１ｄの概略構成を示す平面図である。図１２は、図１１のＡ３−Ａ３線での断面図である。なお、図１１では、分かり易くするために、絶縁膜２５、シールドパターン２４、及び導通配線２３の図示を省略している。
本実施形態の半導体装置１ｄは、シールドパターン２６ｄと、シールドパターン２６ｄ上層に、第１信号配線３２ａ、第２信号配線３２ｂ、第３信号配線３２ｃ、第４信号配線３２ｄ、及び第５信号配線３２ｅとが設けられていること以外は、第１実施形態の半導体装置１と同様である。なお、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。また、図１１及び図１２では、前述した実施形態と同様の構成について、同一符号を付している。
半導体装置１ｄは、図１１及び図１２に示すように、シールドパターン２６ｄの上層に、Ｙ方向にそれぞれ延在し、Ｘ方向に順に並んでいる第１信号配線３２ａ、第２信号配線３２ｂ、第３信号配線３２ｃ、第４信号配線３２ｄ、及び第５信号配線３２ｅが配置されている。また、第１信号配線３２ａ、第２信号配線３２ｂ、第３信号配線３２ｃ、第４信号配線３２ｄ、及び第５信号配線３２ｅは、平面視において、シールドパターン２６ｄと重なる位置に配置されている。
シールドパターン２６ｄ、第１信号配線３２ａ、及び第５信号配線３２ｅは、導通配線１９などを介して、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂを含む回路の電源である図示しない第１電源の接地電位又は図示しない第１電源の定電位に電気的に接続されている。また、第２信号配線３２ｂ及び第４信号配線３２ｄは、図８に示す導通配線２３などを介して、第３信号配線３２ｃの信号を供給する回路の電源である図示しない第２電源の接地電位又は図示しない第２電源の定電位に電気的に接続されている。
そのため、シールドパターン２６ｄ、第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、第１信号配線３２ａ、及び第５信号配線３２ｅが同電位となるので、電位が異なる第２信号配線３２ｂ、第３信号配線３２ｃ、及び第４信号配線３２ｄを第１信号配線３２ａと第５信号配線３２ｅとで挟み込むことで、第２信号配線３２ｂ、第３信号配線３２ｃ、及び第４信号配線３２ｄと第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂとの間で電界が発生し難くなり、第１高抵抗パターン１６ａ及び第２高抵抗パターン１６ｂの抵抗値の変動を低減することができる。
６．第６実施形態
次に、第６実施形態に係る半導体装置１ｅについて、図１３及び図１４を参照して説明する。
図１３は、第６実施形態に係る半導体装置１ｅの概略構成を示す平面図である。図１４は、図１３のＡ４−Ａ４線での断面図である。なお、図１３では、分かり易くするために、絶縁膜２５、シールドパターン２４、及び導通配線２３の図示を省略している。
本実施形態の半導体装置１ｅは、第１実施形態の半導体装置１の構成部材に加え、第３高抵抗パターン１６ｃと、接続パターン２０ｄと、２つの第２信号配線４２ａ，４２ｂと、が設けられている。なお、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。また、図１３及び図１４では、前述した実施形態と同様の構成について、同一符号を付している。
半導体装置１ｅは、基板１０のトレンチ１２上層に、Ｘ方向を長辺とする矩形状の第１高抵抗パターン１６ａ、第２高抵抗パターン１６ｂ、及び第３高抵抗パターン１６ｃがＸ軸に沿って、互いに離間して配置されている。
第２高抵抗パターン１６ｂ及び第３高抵抗パターン１６ｃの上層には、Ｘ方向を長辺とする矩形状の第２接続パターンとしての接続パターン２０ｃが配置され、平面視で、接続パターン２０ｃの第２高抵抗パターン１６ｂの端部と重なる第３部分４ａにおいて、導通配線１８により、接続パターン２０ｃと第２高抵抗パターン１６ｂとが電気的に接続されている。また、平面視で、接続パターン２０ｃの第３高抵抗パターン１６ｃの端部と重なる第４部分４ｂにおいて、導通配線１８により、接続パターン２０ｃと第３高抵抗パターン１６ｃとが電気的に接続されている。
更に、第３高抵抗パターン１６ｃの上層に配置された接続パターン２０ｄは、第３高抵抗パターン１６ｃと重なる部分において、導通配線１８により、第３高抵抗パターン１６ｃと電気的に接続されている。
従って、接続パターン２０ａと、第１高抵抗パターン１６ａと、接続パターン２０ｂと、第２高抵抗パターン１６ｂと、接続パターン２０ｃと、第３高抵抗パターン１６ｃと、接続パターン２０ｄと、が導通配線１８により、電気的に接続されているため、高抵抗配線を構成することができる。
第２高抵抗パターン１６ｂ、第３高抵抗パターン１６ｃ、及び接続パターン２０ｃより上層には、Ｙ方向に延在する２つの第２信号配線４２ａ，４２ｂが配置されている。また、第２信号配線４２ａ，４２ｂは、平面視で、接続パターン２０ｃの第３部分４ａ側の端と第４部分４ｂ側の端との間で、Ｙ軸に沿って配置されている。そのため、第２信号配線４２ａ，４２ｂと第２高抵抗パターン１６ｂ及び第３高抵抗パターン１６ｃとの間で電界が発生し難くなり、第２高抵抗パターン１６ｂ及び第３高抵抗パターン１６ｃの抵抗値の変動を低減することができる。また、高抵抗配線の上層に信号配線２２に加え、第２信号配線４２ａ，４２ｂも配置することができるので、信号配線２２及び第２信号配線４２ａ，４２ｂの長さを短くすることができ、半導体装置１ｅの小型化を図ることができる。
上述のように、第２高抵抗パターン１６ｂと第３高抵抗パターン１６ｃとを接続する第２接続パターンとしての接続パターン２０ｃの上層にも第２信号配線４２ａ，４２ｂを配置することができるため、高抵抗配線の上層により多くの信号配線を配置した小型の半導体装置１ｅを提供することができる。
７．第７実施形態
次に、第７実施形態に係る半導体装置１，１ａ，１ｂ，１ｃ，１ｄ，１ｅを備えている発振器１０００について説明する。なお、以下の説明では、半導体装置１を適用した構成を例示して説明する。
図１５は、第７実施形態に係る発振器１０００の概略構造を示す平面図である。図１６は、図１５のＤ−Ｄ線での断面図である。
発振器１０００は、振動子１００と、振動子１００を駆動するための発振回路を有する半導体装置１と、振動子１００や半導体装置１を収納するパッケージ本体６０と、ガラス、セラミック、又は金属等からなる蓋部材５６と、で構成されている。
パッケージ本体６０は、図１６に示すように、実装端子４５、第１の基板５１、第２の基板５２、及びシールリング５８を積層して形成されている。また、パッケージ本体６０は、上方に開放するキャビティー７２を有している。なお、振動子１００と半導体装置１とを収容するキャビティー７２内は、蓋部材５６をシールリング５８により接合することで、減圧雰囲気あるいは窒素などの不活性気体雰囲気に気密封止されている。
実装端子４５は、第１の基板５１の外部底面に複数設けられている。また、実装端子４５は、第１の基板５１の上方に設けられた接続電極４６や接続端子４８と、図示しない貫通電極や層間配線を介して、電気的に接続されている。
パッケージ本体６０のキャビティー７２内には、振動子１００と半導体装置１が収容されている。振動子１００は、半田や導電性接着剤を介して第１の基板５１の上方に設けられた接続電極４６に固定されている。半導体装置１は、ろう材あるいは接着剤等の接合部材４２を介して第１の基板５１の上方に固定されている。また、キャビティー７２には、複数の接続端子４８が設けられている。接続端子４８は、ボンディングワイヤー４４によって半導体装置１の上方に設けられた接続端子６４と電気的に接続されている。
半導体装置１は、振動子１００の駆動を制御するための発振回路と、低消費電流化を可能とする高抵抗配線と、を有しており、この半導体装置１によって、低消費電流で、振動子１００を駆動し、所定の周波数の信号を取り出すことができる。
このような発振器１０００は、上述した半導体装置１を備えていることから、上記実施形態で説明した効果が反映され、低消費電流で、小型化に優れている。
以下、実施形態から導き出される内容を記載する。
半導体装置は、第１軸に沿って配置され、互いに離間している第１高抵抗パターン及び第２高抵抗パターンと、前記第１高抵抗パターンと前記第２高抵抗パターンとを電気的に接続する接続パターンと、前記第１高抵抗パターン、前記第２高抵抗パターン、及び前記接続パターンより上層に配置された信号配線と、を備えた半導体装置であって、前記接続パターンは、前記第１高抵抗パターンより上層において、平面視で、前記第１高抵抗パターンの端部に重なる第１部分を含み、前記接続パターンは、前記第２高抵抗パターンより上層において、平面視で、前記第２高抵抗パターンの端部に重なる第２部分を含み、前記信号配線は、平面視で、前記接続パターンの前記第１部分側の端と前記第２部分側の端との間において、前記第１軸と交差する第２軸に沿って配置されていることを特徴とする。
この構成によれば、信号配線が第１高抵抗パターンと第２高抵抗パターンとを接続する接続パターンの上層に配置され、平面視で、信号配線と第１高抵抗パターン及び第２高抵抗パターンとが重なっていないので、信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で電界が発生し難くなり、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動を低減することができる。そのため、信号配線の長さを短くすることができ、半導体装置の小型化を図ることができる。
上記の半導体装置において、前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、前記シールドパターンは、接地電位又は定電位に電気的に接続されていることが好ましい。
この構成によれば、接続パターンと信号配線との間に、シールドパターンが配置され、シールドパターンが接地電位又は定電位に電気的に接続され、平面視で、信号配線とシールドパターンとが重なっているので、信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で電界がより発生し難くなり、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動をより低減することができる。
上記の半導体装置において、前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続されていることが好ましい。
この構成によれば、接続パターンと信号配線との間に、シールドパターンが配置され、シールドパターン、第１高抵抗パターン、及び第２高抵抗パターンを同電位としているので、電位が異なる信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で電界がより発生し難くなり、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動をより低減することができる。
上記の半導体装置において、前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、及び第３信号配線を含み、前記第１信号配線及び前記第３信号配線は、前記第２信号配線の信号を供給する回路の電源である第２電源の接地電位又は前記第２電源の定電位に電気的に接続されており、前記シールドパターンは、前記第１軸方向において、第１端部及び第２端部を有し、前記第１信号配線及び前記第３信号配線は、平面視において、前記シールドパターンの前記第１端部と前記第２端部との間に配置されていることが好ましい。
この構成によれば、接続パターンと信号配線との間に、シールドパターンが配置され、シールドパターン、第１高抵抗パターン、及び第２高抵抗パターンを同電位とし、電位が異なる第１信号配線及び第３信号配線をシールドパターンの第１端部と第２端部との間に配置することで、電位が異なる第１信号配線及び第３信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で電界が発生し難くなり、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動を低減することができる。
上記の半導体装置において、前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、及び第３信号配線を含み、前記第１信号配線及び前記第３信号配線は、前記第１電源の接地電位又は前記第１電源の定電位に電気的に接続されていることが好ましい。
この構成によれば、接続パターンと信号配線との間に、シールドパターンが配置され、シールドパターン、第１高抵抗パターン、第２高抵抗パターン、第１信号配線、及び第３信号配線を同電位とすることで、電位が異なる第２信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で発生する電界を、同電位のシールドパターン、第１信号配線、及び第３信号配線が発生し難くし、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動を低減することができる。
上記の半導体装置において、前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、第３信号配線、第４信号配線、及び第５信号配線を含み、前記第１信号配線及び前記第５信号配線は、前記第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、前記第２信号配線及び前記第４信号配線は、前記第３信号配線の信号を供給する回路の電源である第２電源の接地電位又は前記第２電源の定電位に電気的に接続されていることが好ましい。
この構成によれば、シールドパターン、第１高抵抗パターン、第２高抵抗パターン、第１信号配線、及び第５信号配線を同電位とすることで、電位が異なる第２信号配線及び第４信号配線と第１高抵抗パターン及び第２高抵抗パターンとの間で発生する電界を、同電位のシールドパターン、第１信号配線、及び第５信号配線が発生し難くし、第１高抵抗パターン及び第２高抵抗パターンの抵抗値の変動を低減することができる。
上記の半導体装置において、第３高抵抗パターンと、前記第２高抵抗パターンと前記第３高抵抗パターンとを接続する第２接続パターンと、前記第２高抵抗パターン、前記第３高抵抗パターン、及び前記第２接続パターンより上層に配置された第２信号配線と、を備え、前記第２接続パターンは、前記第２高抵抗パターンより上層において、平面視で、前記第２高抵抗パターンの端部に重なる第３部分を含み、前記第２接続パターンは、前記第３高抵抗パターンより上層において、平面視で、前記第３高抵抗パターンの端部に重なる第４部分を含み、前記第２信号配線は、平面視で、前記第２接続パターンの前記第３部分側の端と前記第４部分側の端との間において、前記第２軸に沿って配置されていることが好ましい。
この構成によれば、第２高抵抗パターンと第３高抵抗パターンとを接続する第２接続パターンの上層にも第２信号配線を配置することができるため、より多くの信号配線を配置した半導体装置を提供することができる。
発振器は、上記の半導体装置と、前記半導体装置によって駆動される振動子と、を備えていることを特徴とする。
この構成によれば、信号配線を短くした小型の半導体装置を備えているため、小型の発振器を提供することができる。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体装置、２ａ…第１部分、２ｂ…第２部分、１０…基板、１２…トレンチ、１４…配線パターン、１５…ダミー導通配線、１６ａ…第１高抵抗パターン、１６ｂ…第２高抵抗パターン、１７…ダミー高抵抗パターン、１８…導通配線、１９…導通配線、２０ａ，２０ｂ，２０ｃ…接続パターン、２１…ダミー接続パターン、２２…信号配線、２３…導通配線、２４…シールドパターン、２５…絶縁膜、２６…シールドパターン、１０００…発振器。

Claims (8)

  1. 第１軸に沿って配置され、互いに離間している第１高抵抗パターン及び第２高抵抗パターンと、
    前記第１高抵抗パターンと前記第２高抵抗パターンとを電気的に接続する接続パターンと、
    前記第１高抵抗パターン、前記第２高抵抗パターン、及び前記接続パターンより上層に配置された信号配線と、を備えた半導体装置であって、
    前記接続パターンは、前記第１高抵抗パターンより上層において、平面視で、前記第１高抵抗パターンの端部に重なる第１部分を含み、
    前記接続パターンは、前記第２高抵抗パターンより上層において、平面視で、前記第２高抵抗パターンの端部に重なる第２部分を含み、
    前記信号配線は、平面視で、前記接続パターンの前記第１部分側の端と前記第２部分側の端との間において、前記第１軸と交差する第２軸に沿って配置されている、
    ことを特徴とする半導体装置。
  2. 前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、
    前記シールドパターンは、接地電位又は定電位に電気的に接続されている、
    請求項１に記載の半導体装置。
  3. 前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、
    前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続されている、
    請求項１に記載の半導体装置。
  4. 前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、
    前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、
    前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、及び第３信号配線を含み、
    前記第１信号配線及び前記第３信号配線は、前記第２信号配線の信号を供給する回路の電源である第２電源の接地電位又は前記第２電源の定電位に電気的に接続されており、
    前記シールドパターンは、前記第１軸方向において、第１端部及び第２端部を有し、
    前記第１信号配線及び前記第３信号配線は、平面視において、前記シールドパターンの前記第１端部と前記第２端部との間に配置されている、
    請求項１に記載の半導体装置。
  5. 前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、
    前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、
    前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、及び第３信号配線を含み、
    前記第１信号配線及び前記第３信号配線は、前記第１電源の接地電位又は前記第１電源の定電位に電気的に接続されている、
    請求項１に記載の半導体装置。
  6. 前記接続パターンより上層、且つ、前記信号配線より下層に、シールドパターンが配置され、
    前記シールドパターンは、前記第１高抵抗パターン及び前記第２高抵抗パターンを含む回路の電源である第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、
    前記信号配線として、前記第１軸に沿って順に並んでいる第１信号配線、第２信号配線、第３信号配線、第４信号配線、及び第５信号配線を含み、
    前記第１信号配線及び前記第５信号配線は、前記第１電源の接地電位又は前記第１電源の定電位に電気的に接続され、
    前記第２信号配線及び前記第４信号配線は、前記第３信号配線の信号を供給する回路の電源である第２電源の接地電位又は前記第２電源の定電位に電気的に接続されている、
    請求項１に記載の半導体装置。
  7. 第３高抵抗パターンと、
    前記第２高抵抗パターンと前記第３高抵抗パターンとを接続する第２接続パターンと、
    前記第２高抵抗パターン、前記第３高抵抗パターン、及び前記第２接続パターンより上層に配置された第２信号配線と、を備え、
    前記第２接続パターンは、前記第２高抵抗パターンより上層において、平面視で、前記第２高抵抗パターンの端部に重なる第３部分を含み、
    前記第２接続パターンは、前記第３高抵抗パターンより上層において、平面視で、前記第３高抵抗パターンの端部に重なる第４部分を含み、
    前記第２信号配線は、平面視で、前記第２接続パターンの前記第３部分側の端と前記第４部分側の端との間において、前記第２軸に沿って配置されている、
    請求項１に記載の半導体装置。
  8. 請求項１乃至請求項７の何れか一項に記載の半導体装置と、
    前記半導体装置によって駆動される振動子と、
    を備えている発振器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230038119A1 (en) * 2021-08-03 2023-02-09 Mediatek Inc. Semiconductor device with improved matching characteristics of polysilicon resistive structures

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870566A (ja) * 1981-10-23 1983-04-27 Hitachi Ltd 半導体装置
JPS59139664A (ja) * 1983-01-31 1984-08-10 Nec Corp 半導体集積回路装置
JP2002077306A (ja) * 2000-09-05 2002-03-15 Mitsubishi Electric Corp ビット列検出回路
JP2002190573A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体集積回路及び配線決定方法
JP2003078009A (ja) * 2001-08-31 2003-03-14 Matsushita Electric Ind Co Ltd ブロック間信号中継バッファとそのレイアウト方法
JP2006086938A (ja) * 2004-09-17 2006-03-30 Renesas Technology Corp アンテナスイッチ回路及びそれを搭載した高周波モジュール
JP2009218526A (ja) * 2008-03-13 2009-09-24 Nec Electronics Corp クロック配線構造、半導体装置、及び半導体装置の製造方法
JP2010010168A (ja) * 2008-06-24 2010-01-14 Seiko Epson Corp 集積回路装置及び電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4363802B2 (ja) 2001-07-09 2009-11-11 株式会社リコー 半導体装置及びその製造方法
WO2016208674A1 (ja) * 2015-06-25 2016-12-29 京セラ株式会社 配線基板、電子装置および電子モジュール
DE102017102190B4 (de) * 2017-02-03 2020-06-04 Infineon Technologies Ag Membranbauteile und Verfahren zum Bilden eines Membranbauteils
US11056489B2 (en) * 2018-11-05 2021-07-06 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors (VFETs)

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870566A (ja) * 1981-10-23 1983-04-27 Hitachi Ltd 半導体装置
JPS59139664A (ja) * 1983-01-31 1984-08-10 Nec Corp 半導体集積回路装置
JP2002077306A (ja) * 2000-09-05 2002-03-15 Mitsubishi Electric Corp ビット列検出回路
JP2002190573A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体集積回路及び配線決定方法
JP2003078009A (ja) * 2001-08-31 2003-03-14 Matsushita Electric Ind Co Ltd ブロック間信号中継バッファとそのレイアウト方法
JP2006086938A (ja) * 2004-09-17 2006-03-30 Renesas Technology Corp アンテナスイッチ回路及びそれを搭載した高周波モジュール
JP2009218526A (ja) * 2008-03-13 2009-09-24 Nec Electronics Corp クロック配線構造、半導体装置、及び半導体装置の製造方法
JP2010010168A (ja) * 2008-06-24 2010-01-14 Seiko Epson Corp 集積回路装置及び電子機器

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