JPS59139664A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59139664A JPS59139664A JP58014199A JP1419983A JPS59139664A JP S59139664 A JPS59139664 A JP S59139664A JP 58014199 A JP58014199 A JP 58014199A JP 1419983 A JP1419983 A JP 1419983A JP S59139664 A JPS59139664 A JP S59139664A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に高抵抗を有す
る抵抗素子と導体配線の交差により生ずる抵抗値変動を
低減した半導体集積回路装置に関する。
る抵抗素子と導体配線の交差により生ずる抵抗値変動を
低減した半導体集積回路装置に関する。
一般に、集積回路装置内の抵抗素子は、拡散あるいはイ
オン注入などによって形成された半導体領域を抵抗領域
によシ構成されている。近年の回路の省電力化、小電流
化に伴ない、集積回路内の抵抗素子は高抵抗値を散水さ
れるようにガってきており、所望の抵抗値を実現するた
めに、その抵抗素子の占める面積は増大してきている。
オン注入などによって形成された半導体領域を抵抗領域
によシ構成されている。近年の回路の省電力化、小電流
化に伴ない、集積回路内の抵抗素子は高抵抗値を散水さ
れるようにガってきており、所望の抵抗値を実現するた
めに、その抵抗素子の占める面積は増大してきている。
従って、抵抗素子を構成する半導体領域は高抵抗である
ことが、ベレット面積の縮小化という面からは非常に有
利であることは明らかである。そのため、近年の年積回
路装筒の抵抗素子は、不純物濃度の低い半導体領域によ
り構成されることが多くなっている。
ことが、ベレット面積の縮小化という面からは非常に有
利であることは明らかである。そのため、近年の年積回
路装筒の抵抗素子は、不純物濃度の低い半導体領域によ
り構成されることが多くなっている。
しかしながら、抵抗領域の高抵抗化につれ、電位振幅の
大きな導電配線直下の抵抗の抵抗値が、電位振幅に追従
して変化し、回路特性に悪影響を与えることが顕著化し
てきた。これは、高抵抗化のため、抵抗領域を不純物濃
度の低い半導体領域によ多形成するので、表面付近の不
純物濃度が、上部導電配線の電位によシ著るしく変化す
るようになるためである。
大きな導電配線直下の抵抗の抵抗値が、電位振幅に追従
して変化し、回路特性に悪影響を与えることが顕著化し
てきた。これは、高抵抗化のため、抵抗領域を不純物濃
度の低い半導体領域によ多形成するので、表面付近の不
純物濃度が、上部導電配線の電位によシ著るしく変化す
るようになるためである。
従来、このような抵抗値変動を防ぐために、特に電位振
幅の大きい導電配線と高抵抗素子の交差を避けるよう配
慮を行なっていたが、回路素子のレイアウト、布線設計
の自由度の低下や、配線を迂回させることによる集積度
の低下を招く等の欠点がある。
幅の大きい導電配線と高抵抗素子の交差を避けるよう配
慮を行なっていたが、回路素子のレイアウト、布線設計
の自由度の低下や、配線を迂回させることによる集積度
の低下を招く等の欠点がある。
第１図（ａ） 、 （ｂ）は従来の半導体集積回路装置
の一例の平面図及びＡ−Ａ’ １９ｊ面図である。
の一例の平面図及びＡ−Ａ’ １９ｊ面図である。
第１図（ａ） 、 （ｂ）において、１はＮ型半導体基
板、２は半導体基板内に形成したＰ型抵抗素子領域、３
は導電配線との接触抵抗を低減させるための抵抗素子領
域２よシも高濃度のＰ型拡散層で、例えばＮＰＮ）ラン
ジスタのベース領域と同時に形成される。４は層間絶縁
膜で例えは二酸化シリコン、５は電極で高濃度Ｐ型拡散
層３とオーミック接触している。６は導体配線で、例え
ばアルミにより電極５と同時に形成される。
板、２は半導体基板内に形成したＰ型抵抗素子領域、３
は導電配線との接触抵抗を低減させるための抵抗素子領
域２よシも高濃度のＰ型拡散層で、例えばＮＰＮ）ラン
ジスタのベース領域と同時に形成される。４は層間絶縁
膜で例えは二酸化シリコン、５は電極で高濃度Ｐ型拡散
層３とオーミック接触している。６は導体配線で、例え
ばアルミにより電極５と同時に形成される。
この様な構造を有する抵抗素子においてハ、４体配線６
と、その直下の抵抗素子領域２との電位差が著るしく変
化すると、その変化に追従して、抵抗素子領域２の表面
付近で電荷の空乏化あるいは蓄積化が広範囲に行なわれ
その結果、抵抗素子領域２を流れる電流が変化してしま
う。このような抵抗値変動は特にクロストークの要求の
厳しい集積回路装置では問題となる。
と、その直下の抵抗素子領域２との電位差が著るしく変
化すると、その変化に追従して、抵抗素子領域２の表面
付近で電荷の空乏化あるいは蓄積化が広範囲に行なわれ
その結果、抵抗素子領域２を流れる電流が変化してしま
う。このような抵抗値変動は特にクロストークの要求の
厳しい集積回路装置では問題となる。
以上は拡散抵抗の場合であるが、多結晶シリコンを用い
た抵抗においても同様の問題が起る。
た抵抗においても同様の問題が起る。
第２図は従来の半導体集積回路の他の例の断面図である
。
。
第２図において、７は半導体基板、８および９は層間絶
縁膜で例えば二酸化シリコン、１０はＮ型あるいはＰ型
多結晶シリコンの抵抗素子領域、１１は抵抗と電極１２
との接触抵抗を低減するだめの抵抗素子領域１０と同一
の導電型の高努、度多結晶シリコン領域、１２は電極で
高Ｐ＃多結晶シリコン領域１１により、高抵抗の抵抗素
子領域１０に接続されている。１３は導体配線で、例え
ばアルミで、電極１２と同時に形成される。
縁膜で例えば二酸化シリコン、１０はＮ型あるいはＰ型
多結晶シリコンの抵抗素子領域、１１は抵抗と電極１２
との接触抵抗を低減するだめの抵抗素子領域１０と同一
の導電型の高努、度多結晶シリコン領域、１２は電極で
高Ｐ＃多結晶シリコン領域１１により、高抵抗の抵抗素
子領域１０に接続されている。１３は導体配線で、例え
ばアルミで、電極１２と同時に形成される。
この様な構造を有する多結晶シリコン抵抗においても、
市１位振幅の大きな導電配線が５１：差する場合、抵抗
値の変動がクロストーク等の回路特性に悪影響を与える
ことがあった。
市１位振幅の大きな導電配線が５１：差する場合、抵抗
値の変動がクロストーク等の回路特性に悪影響を与える
ことがあった。
従って、従来゛けこのような高抵抗の上に、電位振幅の
大きな導電配線を通さないように設計しなければならず
、これら抵抗および配線のレイアウト設計の自由度およ
び集積度の低下などの欠点があった。
大きな導電配線を通さないように設計しなければならず
、これら抵抗および配線のレイアウト設計の自由度およ
び集積度の低下などの欠点があった。
本発明は上記欠点を除去し、抵抗値変動の少ない高抵抗
回路素子を提供し、かつ回路素子のレイアウト、布線設
計の自由度向上及び集積度を低下させない半導体集積回
路装置を提供するものである。
回路素子を提供し、かつ回路素子のレイアウト、布線設
計の自由度向上及び集積度を低下させない半導体集積回
路装置を提供するものである。
本発明の半導体集積回路装置は、半導体基板の上に設け
られた一導電型抵抗素子領域と、該抵抗素子領域上に設
けられた層間絶縁膜と、該眉間絶縁膜の上に設けられた
導体配線と、該導体配線と前記抵抗素子領域とが前記層
間絶縁膜を介して重なる前記抵抗素子領域の部分に設け
られた一導電型でかつ前記抵抗素子領域より低抵抗の領
域とを含んで構成される。
られた一導電型抵抗素子領域と、該抵抗素子領域上に設
けられた層間絶縁膜と、該眉間絶縁膜の上に設けられた
導体配線と、該導体配線と前記抵抗素子領域とが前記層
間絶縁膜を介して重なる前記抵抗素子領域の部分に設け
られた一導電型でかつ前記抵抗素子領域より低抵抗の領
域とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図（ａ） 、 （ｂ）は本発明の第１の実施例の平
面図及びＢ−Ｂ’ 断面図である。
面図及びＢ−Ｂ’ 断面図である。
Ｎ型半導体基板１にＰ型抵抗素子領域２を設け、抵抗素
子の端子取出し部に高濃度のＰ型拡散施３を設ける所ま
では第１図（ａ） 、 （ｂ）に示した従来品と同じで
ある。この実施例では層間絶縁膜４を介して導体配線６
が抵抗素子領域２と交差する部分の抵抗素子領域に、こ
の抵抗素子領域２と同一導電型、即ちＰ型で抵抗素子領
域よシも低抵抗の領域３′ を設ける。それ以外は第１
図（ａ） 、 （ｂ）に示しだ従来例と同じである。
子の端子取出し部に高濃度のＰ型拡散施３を設ける所ま
では第１図（ａ） 、 （ｂ）に示した従来品と同じで
ある。この実施例では層間絶縁膜４を介して導体配線６
が抵抗素子領域２と交差する部分の抵抗素子領域に、こ
の抵抗素子領域２と同一導電型、即ちＰ型で抵抗素子領
域よシも低抵抗の領域３′ を設ける。それ以外は第１
図（ａ） 、 （ｂ）に示しだ従来例と同じである。
このように低抵抗領域３′ を設けると、前述の電荷の
空乏化あるいは蓄積化はこの低抵抗領域３′の極めて表
面に近い領域で行われるため、抵抗素子領域２に流れる
電流へ影響は非常に微弱なものとなる。従って、クロス
トークが置駒となシそうな抵抗領域と、電位振幅の大き
い導電配線との交差部においては、本発明を実施するこ
とにより、配線の引きまわしの変更や抵抗素子のレイア
ウト変更等を行なう必要がなくなる。
空乏化あるいは蓄積化はこの低抵抗領域３′の極めて表
面に近い領域で行われるため、抵抗素子領域２に流れる
電流へ影響は非常に微弱なものとなる。従って、クロス
トークが置駒となシそうな抵抗領域と、電位振幅の大き
い導電配線との交差部においては、本発明を実施するこ
とにより、配線の引きまわしの変更や抵抗素子のレイア
ウト変更等を行なう必要がなくなる。
第４図は本発明の第２の実施例の断面図である。
この実施例は、多結晶シリコン層を抵抗素子領域とした
ものである。第２図に示した従来例と同様にして半導体
基板７の上に設けた層間絶縁膜８の上にＮ型あるいはＰ
型多結晶シリコン層で抵抗素子領域１０を形成した後、
抵抗の電極部分と接続される部分に抵抗素子領域１０と
同一の導電型の高い度不純物を導入し、低抵抗である高
濃度の多結晶シリコン領域１１を形成するが、この時、
同時に導体配線１２が層間脆′Ｉ縁験９を介して形成さ
れる部分の直下にも低抵抗の高濃度多結晶シリコン領域
１１′を形成する。
ものである。第２図に示した従来例と同様にして半導体
基板７の上に設けた層間絶縁膜８の上にＮ型あるいはＰ
型多結晶シリコン層で抵抗素子領域１０を形成した後、
抵抗の電極部分と接続される部分に抵抗素子領域１０と
同一の導電型の高い度不純物を導入し、低抵抗である高
濃度の多結晶シリコン領域１１を形成するが、この時、
同時に導体配線１２が層間脆′Ｉ縁験９を介して形成さ
れる部分の直下にも低抵抗の高濃度多結晶シリコン領域
１１′を形成する。
この様にして得られた抵抗素子領域を有する半導体集積
回路装置においては、導電配線１３の電位振幅にこる電
荷の空乏化あるいは蓄積化はその直下の高濃度多結晶シ
リコン領域１１′の表面付近でのみ起り、第１の実施例
で述べたような効果が得られる。なお、この第２の実施
例において、電極１２と抵抗素子領域１０との接続部及
び導体配線１３の直下には、拡散によシネ純物を導入し
、高濃度多結晶シリコン領域１１′を形成したが、多結
晶シリコン層上に、白金等の低抵抗金属を蒸着し、熱処
理を行なうことにより、導体配線１３の直下の多結晶シ
リコン層表面に多結晶シリコンと金属の合金物質を形成
することによっても同様の効果が得られることは明らか
である３、以上詳細に説明したように、本発明によれば
、導体配線の電位振幅に留意することなく抵抗素子領域
と導体配線との交差が行なえるので、素子のレイアウト
、配線設計に於ける制限をなりシ、設計の自由度を増し
た半導体集積回路装置が得られるのでその効果は太きい
。
回路装置においては、導電配線１３の電位振幅にこる電
荷の空乏化あるいは蓄積化はその直下の高濃度多結晶シ
リコン領域１１′の表面付近でのみ起り、第１の実施例
で述べたような効果が得られる。なお、この第２の実施
例において、電極１２と抵抗素子領域１０との接続部及
び導体配線１３の直下には、拡散によシネ純物を導入し
、高濃度多結晶シリコン領域１１′を形成したが、多結
晶シリコン層上に、白金等の低抵抗金属を蒸着し、熱処
理を行なうことにより、導体配線１３の直下の多結晶シ
リコン層表面に多結晶シリコンと金属の合金物質を形成
することによっても同様の効果が得られることは明らか
である３、以上詳細に説明したように、本発明によれば
、導体配線の電位振幅に留意することなく抵抗素子領域
と導体配線との交差が行なえるので、素子のレイアウト
、配線設計に於ける制限をなりシ、設計の自由度を増し
た半導体集積回路装置が得られるのでその効果は太きい
。
第１図（ａ）、Φ）は従来の半導体集積回路装置の一例
の平面図及び断面図、第２図は従来の半導体集積回路の
他の例の断面図、第３図（ａ） 、 （ｂ）は本発明の
第１の実施例の平面図及び断面図、第４０は本発明の第
２の実施例の断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型抵
抗素子領域、３．３’・・・・・・高濃度Ｐ型拡散層、
４・・・・・・層間絶縁膜、５・・・・・・電極、６・
・・・・・導体配線、７・・・・・・半導体基板、８，
９・・・・・・層間絶縁膜、１０・・・・・・多結晶シ
リコンの抵抗素子領域、１１，１１’・・・・・・高濃
度多結晶シリコン領域、１２・−・・・・電極、１３・
・・・・・導体配線。 ８Ｚ図 第４図
の平面図及び断面図、第２図は従来の半導体集積回路の
他の例の断面図、第３図（ａ） 、 （ｂ）は本発明の
第１の実施例の平面図及び断面図、第４０は本発明の第
２の実施例の断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型抵
抗素子領域、３．３’・・・・・・高濃度Ｐ型拡散層、
４・・・・・・層間絶縁膜、５・・・・・・電極、６・
・・・・・導体配線、７・・・・・・半導体基板、８，
９・・・・・・層間絶縁膜、１０・・・・・・多結晶シ
リコンの抵抗素子領域、１１，１１’・・・・・・高濃
度多結晶シリコン領域、１２・−・・・・電極、１３・
・・・・・導体配線。 ８Ｚ図 第４図
Claims (1)
- 半導体基板の上に設けられた一導電型抵抗素子領域と、
該抵抗素子領域上に設けられた層間絶縁膜と、該層間絶
縁膜の上に設けられた導体配線と、該導体配線と前記抵
抗素子領域とが前記層間絶縁膜を介して重なる前記抵抗
素子領域の部分に設けられた一導電型でかつ前記抵抗素
子領域よシも低抵抗の領域とを含むことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014199A JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014199A JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139664A true JPS59139664A (ja) | 1984-08-10 |
| JPH0234466B2 JPH0234466B2 (ja) | 1990-08-03 |
Family
ID=11854439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014199A Granted JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0593051U (ja) * | 1992-05-20 | 1993-12-17 | 沖電気工業株式会社 | 半導体圧力センサ |
| JP2021034500A (ja) * | 2019-08-22 | 2021-03-01 | セイコーエプソン株式会社 | 半導体装置及び発振器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117767U (ja) * | 1974-03-07 | 1975-09-26 | ||
| JPS57145359A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit |
-
1983
- 1983-01-31 JP JP58014199A patent/JPS59139664A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117767U (ja) * | 1974-03-07 | 1975-09-26 | ||
| JPS57145359A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0593051U (ja) * | 1992-05-20 | 1993-12-17 | 沖電気工業株式会社 | 半導体圧力センサ |
| JP2021034500A (ja) * | 2019-08-22 | 2021-03-01 | セイコーエプソン株式会社 | 半導体装置及び発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234466B2 (ja) | 1990-08-03 |
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