JPS6238865B2 - - Google Patents
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- JPS6238865B2 JPS6238865B2 JP54072989A JP7298979A JPS6238865B2 JP S6238865 B2 JPS6238865 B2 JP S6238865B2 JP 54072989 A JP54072989 A JP 54072989A JP 7298979 A JP7298979 A JP 7298979A JP S6238865 B2 JPS6238865 B2 JP S6238865B2
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は高集積化が可能なスタテイツク形
MOSメモリセルおよび論理ICセルに関する。
MOSメモリセルおよび論理ICセルに関する。
第１図は1010〜1012Ωの高抵抗多結晶シリコン
層を負荷抵抗として用いた従来のスタテイツク形
MOSメモリセルの回路図である。フリツプ・フ
ロツプ回路を構成するMOSトランジスタT1，T2
と、それらに電源ライン１から電力を供給するた
めの抵抗R1とR2と、MOSトランジスタT1，T2の
ソースに接続されたグランドライン２と、データ
ライン３，４とフリツプ・フロツプをつなぐスイ
ツチ用MOSトランジスタT3，T4と、MOSトラン
ジスタT3，T4のゲートと接続されたワードライ
ン５とからなる。上記の抵抗R1，R3として、1010
〜1012Ωの高抵抗多結晶シリコン層を用いた従来
のセルにおいては、第２図に示すように、シリコ
ン基板６上にSiO2膜７を介して高抵抗多結晶シ
リコン層（ｉ層）８を設け、その一端をｎ+層９
を介して基板２１の所定領域に、その他端を他の
ｎ+層１０を介して電源ライン１に接続するよう
にし、高抵抗多結晶層８を流れる電流によつて、
第１図のMOSトランジスタT1，T2の洩れ電流に
よる記憶情報の消失を防いでいる。第１図に示す
従来のメモリセルでは、電源ライン１本、グラン
ドライン１本、データライン２本、ワードライン
１本の計５本の配線が必要である。このような多
数の配線はメモリセルの面積を増大させ、集積度
の点で好ましくない。さらには、高抵抗多結晶シ
リコン層の存在そのものも、メモリセルの面積を
大きくする一因となつている。
層を負荷抵抗として用いた従来のスタテイツク形
MOSメモリセルの回路図である。フリツプ・フ
ロツプ回路を構成するMOSトランジスタT1，T2
と、それらに電源ライン１から電力を供給するた
めの抵抗R1とR2と、MOSトランジスタT1，T2の
ソースに接続されたグランドライン２と、データ
ライン３，４とフリツプ・フロツプをつなぐスイ
ツチ用MOSトランジスタT3，T4と、MOSトラン
ジスタT3，T4のゲートと接続されたワードライ
ン５とからなる。上記の抵抗R1，R3として、1010
〜1012Ωの高抵抗多結晶シリコン層を用いた従来
のセルにおいては、第２図に示すように、シリコ
ン基板６上にSiO2膜７を介して高抵抗多結晶シ
リコン層（ｉ層）８を設け、その一端をｎ+層９
を介して基板２１の所定領域に、その他端を他の
ｎ+層１０を介して電源ライン１に接続するよう
にし、高抵抗多結晶層８を流れる電流によつて、
第１図のMOSトランジスタT1，T2の洩れ電流に
よる記憶情報の消失を防いでいる。第１図に示す
従来のメモリセルでは、電源ライン１本、グラン
ドライン１本、データライン２本、ワードライン
１本の計５本の配線が必要である。このような多
数の配線はメモリセルの面積を増大させ、集積度
の点で好ましくない。さらには、高抵抗多結晶シ
リコン層の存在そのものも、メモリセルの面積を
大きくする一因となつている。
本発明は、上記のような従来構造の欠点を解消
し、高集積化が可能なスタテイツク形MOSメモ
リセルの新しい構造を提供することを目的として
いる。
し、高集積化が可能なスタテイツク形MOSメモ
リセルの新しい構造を提供することを目的として
いる。
本発明は、この目的を達成するために、半導体
基板を電源ラインとして用い、この半導体基板か
ら微小電流を供給することにより、MOSトラン
ジスタの漏れ電流を補償するようにしたことを特
徴としている。
基板を電源ラインとして用い、この半導体基板か
ら微小電流を供給することにより、MOSトラン
ジスタの漏れ電流を補償するようにしたことを特
徴としている。
以下、本発明を実施例により詳細に説明する。
実施例 １
本実施例によるスタテイツク形MOSメモリセ
ルの回路図を第３図に示す。本実施例では、第１
図，第２図に示したメモリセルと同様に高抵抗多
結晶シリコン層を抵抗R1，R2に用いているが、
電源に接続されるべき多結晶シリコン層の一端が
ｎ+層を介して矢印で示すように電源電圧にバイ
アスされた半導体基板Ｓに接続されているため、
第２図に示したような電源ラインを設ける必要が
なく、メモリセルの面積を小さくすることができ
る。第４図は第３図に示したメモリセルにおける
MOSトランジスタT1（又はT2）と高抵抗多結晶
シリコン層からなる抵抗R1（又はR2）との断面構
造を示すものである。この場合、ｎチヤネル形の
MOSメモリセルを例にとつて説明する。
ルの回路図を第３図に示す。本実施例では、第１
図，第２図に示したメモリセルと同様に高抵抗多
結晶シリコン層を抵抗R1，R2に用いているが、
電源に接続されるべき多結晶シリコン層の一端が
ｎ+層を介して矢印で示すように電源電圧にバイ
アスされた半導体基板Ｓに接続されているため、
第２図に示したような電源ラインを設ける必要が
なく、メモリセルの面積を小さくすることができ
る。第４図は第３図に示したメモリセルにおける
MOSトランジスタT1（又はT2）と高抵抗多結晶
シリコン層からなる抵抗R1（又はR2）との断面構
造を示すものである。この場合、ｎチヤネル形の
MOSメモリセルを例にとつて説明する。
MOSトランジスタはすべて、1014〜1016cm-3の
低不純物濃度を有するｎ形シリコン基板２１の表
面部に作られた1015〜1016cm-3の不純物濃度を有
し、接地電位あるいは所望の電位にバイアスされ
たｐ形領域２２に形成されており、ｎ形シリコン
基板２１は電源電圧にバイアスされている。ここ
で、２３はソースとなるｎ+領域、２４はドレイ
ンとなるｎ+領域、２５はゲートとなるｎ+多結晶
シリコン層、２６はAlからなるソース電極、２
７はSiO2膜、２７′はゲートSiO2膜、２８はPSG
（リン・ケイ酸ガラス）膜である。微小電流供給
用の高抵抗多結晶シリコン層２９はドレイン２４
の端部に接するSiO2膜２７上に形成されてお
り、その一方の端はｎ+多結晶シリコン層３０を
介してドレイン２４に接続され、その他方の端に
ｎ+多結晶シリコン層３１が形成されている。こ
のｎ+多結晶シリコン層３１が上記のｐ形領域２
２の一部に作られた基板２１の表面に達する開口
部３２の表面部に形成されたｎ+領域３３にSiO2
膜２７にあけた窓を通して接続されている。した
がつて、MOSトランジスタの漏れ電流を補償す
るための微小電流は電源電圧にバイアスされたｎ
形シリコン基板２１から高抵抗多結晶シリコン層
２９を通つてMOSトランジスタのドレイン領域
２４に流れ込むことになる。
低不純物濃度を有するｎ形シリコン基板２１の表
面部に作られた1015〜1016cm-3の不純物濃度を有
し、接地電位あるいは所望の電位にバイアスされ
たｐ形領域２２に形成されており、ｎ形シリコン
基板２１は電源電圧にバイアスされている。ここ
で、２３はソースとなるｎ+領域、２４はドレイ
ンとなるｎ+領域、２５はゲートとなるｎ+多結晶
シリコン層、２６はAlからなるソース電極、２
７はSiO2膜、２７′はゲートSiO2膜、２８はPSG
（リン・ケイ酸ガラス）膜である。微小電流供給
用の高抵抗多結晶シリコン層２９はドレイン２４
の端部に接するSiO2膜２７上に形成されてお
り、その一方の端はｎ+多結晶シリコン層３０を
介してドレイン２４に接続され、その他方の端に
ｎ+多結晶シリコン層３１が形成されている。こ
のｎ+多結晶シリコン層３１が上記のｐ形領域２
２の一部に作られた基板２１の表面に達する開口
部３２の表面部に形成されたｎ+領域３３にSiO2
膜２７にあけた窓を通して接続されている。した
がつて、MOSトランジスタの漏れ電流を補償す
るための微小電流は電源電圧にバイアスされたｎ
形シリコン基板２１から高抵抗多結晶シリコン層
２９を通つてMOSトランジスタのドレイン領域
２４に流れ込むことになる。
第５図及び第６図は本実施例によるスタテイツ
ク形MOSメモリセルの平面構成の一例を示す図
である。
ク形MOSメモリセルの平面構成の一例を示す図
である。
図において、実線領域はｎ+拡散層、一点鎖線
領域はｎ+多結晶シリコン層、点線領域はAl配線
層、斜線部はｎ+拡散層と多結晶シリコン層との
接触部、網目線部は高抵抗多結晶シリコン層（ｉ
層）、□×印は拡散層からの電極取出孔、二点鎖線
部はｐ形領域の開孔部であり、第３図と対応する
部分は同一記号で示してあり、T1，T2はフリツ
プ・フロツプを形成するMOSトランジスタ、
T3，T4はスイツチ用MOSトランジスタ、R1，R2
は高抵抗多結晶シリコン層、２はグランドライ
ン、３，４はデータライン、５はワードラインで
ある。上述のように電源ラインの配線がなくなつ
ているために、第１図に示した従来のメモリセル
の60〜70％の面積となり、高集積スタテイツクメ
モリの実現が可能となる。高抵抗多結晶シリコン
層とｎ形シリコン基板とを接続するｐ形領域の開
口部の大きさはｐ形領域の深さと、ｐ形領域から
ｎ形基板へのびた空乏層の長さを加えたものの２
倍以上の大きさが必要であるため、メモリセルの
面積を大きくしないようにＰ形領域の深さを他の
デバイス特性（例えば耐圧等）を損なわない範囲
で浅くするのが望ましい。例えばｐ形領域の深さ
が３〜４μｍの場合には、ｐ形領域の開口部は10
〜15μｍ角の大きさが適切である。
領域はｎ+多結晶シリコン層、点線領域はAl配線
層、斜線部はｎ+拡散層と多結晶シリコン層との
接触部、網目線部は高抵抗多結晶シリコン層（ｉ
層）、□×印は拡散層からの電極取出孔、二点鎖線
部はｐ形領域の開孔部であり、第３図と対応する
部分は同一記号で示してあり、T1，T2はフリツ
プ・フロツプを形成するMOSトランジスタ、
T3，T4はスイツチ用MOSトランジスタ、R1，R2
は高抵抗多結晶シリコン層、２はグランドライ
ン、３，４はデータライン、５はワードラインで
ある。上述のように電源ラインの配線がなくなつ
ているために、第１図に示した従来のメモリセル
の60〜70％の面積となり、高集積スタテイツクメ
モリの実現が可能となる。高抵抗多結晶シリコン
層とｎ形シリコン基板とを接続するｐ形領域の開
口部の大きさはｐ形領域の深さと、ｐ形領域から
ｎ形基板へのびた空乏層の長さを加えたものの２
倍以上の大きさが必要であるため、メモリセルの
面積を大きくしないようにＰ形領域の深さを他の
デバイス特性（例えば耐圧等）を損なわない範囲
で浅くするのが望ましい。例えばｐ形領域の深さ
が３〜４μｍの場合には、ｐ形領域の開口部は10
〜15μｍ角の大きさが適切である。
なお、第４図に示した構造は、多結晶シリコン
層の抵抗値を適切に選択することにより、第７図
に等価回路で示すような抵抗負荷のインバータと
しても用いることができる。この場合も、インバ
ータの電源ラインの配線が不必要となり、面積の
小さなインバータが実現できる。
層の抵抗値を適切に選択することにより、第７図
に等価回路で示すような抵抗負荷のインバータと
しても用いることができる。この場合も、インバ
ータの電源ラインの配線が不必要となり、面積の
小さなインバータが実現できる。
つぎに、第４図に示した本実施例によるメモリ
セル構造の製造プロセスを第８図に示す。
セル構造の製造プロセスを第８図に示す。
まず、５×1014cm-3程度の低濃度のｎ形シリコ
ン基板２１表面上で、前述のｐ形領域開孔部に対
応する部分に所定パターンをもつた厚さ0.5〜0.8
μｍのSiO2膜34をホトエツチング法により形成
し、このSiO2膜３４をマスクとしてボロン等の
ｐ形不純物をｎ形基板２１中に1200℃、３〜５時
間の熱拡散により添加し、1015〜1016cm-3の不純
物濃度を有する深さ３〜４μｍの低濃度ｐ形領域
２２を形成する（図ａ）。シリコン基板２１上の
SiO2膜３４を全部除去した後、選択酸化法によ
り厚さ約１μｍの厚いフイールドSiO2膜２７を
MOSトランジスタ形成領域を除いて形成する
（図ｂ）。この場合、ｐ形領域の開口部３２上にも
フイールドSiO2膜が形成されないようにする。
つぎに、厚さ50〜100nmの薄いゲートSiO2膜２
７′を熱酸化等により形成した後、ｐ形領域開口
部３２上およびｐ形領域２２の一部のゲート
SiO2膜を除去し、さらに、シート抵抗が108〜
1012Ω／□、厚さ30〜50nmの多結晶シリコン層
を被着した後、これをホトエツチングしてゲート
２５および多結晶シリコン層３５を形成する（図
ｃ）。つぎに、多結晶シリコン層３５中の高抵抗
多結晶シリコン層となる領域に厚さ100〜300nm
のSiO2膜３６を熱酸化法や化学気相反応法
（CVD法）により形成し、その後、りんやひ素な
どのｎ形不純物を1020cm-3以上の高濃度にイオン
打ち込み法や熱拡散法などにより添加し、ソース
領域２３およびドレイン領域２４を形成する。こ
の工程で、多結晶シリコン層３５のうち、SiO2
膜３６下の部分はそのまま高抵抗領域２９として
残り、その両側部分３０，３１は高濃度ｎ形領域
となり、高抵抗領域２９の一方の端はｎ+領域３
０を介してドレイン領域２４と、他方の端はｎ+
領域３１を経てｎ形シリコン基板２１と電気的に
接続されることになる（図ｄ）。その後、全面に
PSG膜２８を形成し、電極取出孔をあけ、Al電
極２６を形成すれば、第４図のセルが得られる
（図ｅ）。
ン基板２１表面上で、前述のｐ形領域開孔部に対
応する部分に所定パターンをもつた厚さ0.5〜0.8
μｍのSiO2膜34をホトエツチング法により形成
し、このSiO2膜３４をマスクとしてボロン等の
ｐ形不純物をｎ形基板２１中に1200℃、３〜５時
間の熱拡散により添加し、1015〜1016cm-3の不純
物濃度を有する深さ３〜４μｍの低濃度ｐ形領域
２２を形成する（図ａ）。シリコン基板２１上の
SiO2膜３４を全部除去した後、選択酸化法によ
り厚さ約１μｍの厚いフイールドSiO2膜２７を
MOSトランジスタ形成領域を除いて形成する
（図ｂ）。この場合、ｐ形領域の開口部３２上にも
フイールドSiO2膜が形成されないようにする。
つぎに、厚さ50〜100nmの薄いゲートSiO2膜２
７′を熱酸化等により形成した後、ｐ形領域開口
部３２上およびｐ形領域２２の一部のゲート
SiO2膜を除去し、さらに、シート抵抗が108〜
1012Ω／□、厚さ30〜50nmの多結晶シリコン層
を被着した後、これをホトエツチングしてゲート
２５および多結晶シリコン層３５を形成する（図
ｃ）。つぎに、多結晶シリコン層３５中の高抵抗
多結晶シリコン層となる領域に厚さ100〜300nm
のSiO2膜３６を熱酸化法や化学気相反応法
（CVD法）により形成し、その後、りんやひ素な
どのｎ形不純物を1020cm-3以上の高濃度にイオン
打ち込み法や熱拡散法などにより添加し、ソース
領域２３およびドレイン領域２４を形成する。こ
の工程で、多結晶シリコン層３５のうち、SiO2
膜３６下の部分はそのまま高抵抗領域２９として
残り、その両側部分３０，３１は高濃度ｎ形領域
となり、高抵抗領域２９の一方の端はｎ+領域３
０を介してドレイン領域２４と、他方の端はｎ+
領域３１を経てｎ形シリコン基板２１と電気的に
接続されることになる（図ｄ）。その後、全面に
PSG膜２８を形成し、電極取出孔をあけ、Al電
極２６を形成すれば、第４図のセルが得られる
（図ｅ）。
実施例 ２
上記実施例１においては、ｐ形領域の一部に開
口部を設け、これをシリコン基板から高抵抗多結
晶シリコン層への電流通路として用いたが、この
開口部をさらに小さくしてｐ形領域からｎ形シリ
コン基板へ延びた空乏層がｐ形領域の開口部全面
に拡がる程度になつた場合には、この空乏層の延
び具合によつてシリコン基板からｐ形領域の開口
部内の高濃度ｎ形領域へ流れる電流が制御できる
ようになる。すなわち、ｎ形シリコン基板をドレ
インとし、ｐ形領域をゲートとし、開口部内高濃
度ｎ形領域をソースとするｎチヤネル接合形電界
効果トランジスタ（以下、接合形FETと称す
る）ができることになり、この接合形FETによ
つてメモリセル内のMOSトランジスタの漏れ電
流を補償するための電流を給電することができ
る。このような新しい原理に基づくスタテイツク
形MOSメモリセルの回路図を第９図に示す。
口部を設け、これをシリコン基板から高抵抗多結
晶シリコン層への電流通路として用いたが、この
開口部をさらに小さくしてｐ形領域からｎ形シリ
コン基板へ延びた空乏層がｐ形領域の開口部全面
に拡がる程度になつた場合には、この空乏層の延
び具合によつてシリコン基板からｐ形領域の開口
部内の高濃度ｎ形領域へ流れる電流が制御できる
ようになる。すなわち、ｎ形シリコン基板をドレ
インとし、ｐ形領域をゲートとし、開口部内高濃
度ｎ形領域をソースとするｎチヤネル接合形電界
効果トランジスタ（以下、接合形FETと称す
る）ができることになり、この接合形FETによ
つてメモリセル内のMOSトランジスタの漏れ電
流を補償するための電流を給電することができ
る。このような新しい原理に基づくスタテイツク
形MOSメモリセルの回路図を第９図に示す。
本実施例では、前記実施例１の高抵抗多結晶シ
リコン層の代りに上記ｎチヤネル接合形
FETF1，F2を用いており、この接合形FETによ
つてシリコン基板Ｓから電流が給電される。接合
形FET F1，F2はｎチヤネルMOSトランジスタ
T1，T2のドレイン領域の下に形成され、さら
に、電源ラインの配線を必要としないため、本実
施例によるスタテイツク形MOSメモリセルの面
積は、第１図に示した従来のメモリセルはもちろ
んのこと、第３図に示した実施例１のメモリセル
よりも小さくなり、メモリの高集積化の点で最も
望ましい。
リコン層の代りに上記ｎチヤネル接合形
FETF1，F2を用いており、この接合形FETによ
つてシリコン基板Ｓから電流が給電される。接合
形FET F1，F2はｎチヤネルMOSトランジスタ
T1，T2のドレイン領域の下に形成され、さら
に、電源ラインの配線を必要としないため、本実
施例によるスタテイツク形MOSメモリセルの面
積は、第１図に示した従来のメモリセルはもちろ
んのこと、第３図に示した実施例１のメモリセル
よりも小さくなり、メモリの高集積化の点で最も
望ましい。
第１０図は本実施例におけるMOSトランジス
タT1（又はT2）と接合形FET F1（又はF2）との
断面構造を示すものである。図において、２１は
ｎ形シリコン基板、２２はｐ形領域、３２はｐ形
領域開口部、２５はゲートｎ+層、２７はSiO2
膜、２７′はゲートSiO2膜、２８はPSG膜、２
３，２４はそれぞれMOSトランジスタのソー
ス、ドレイン、２６，３７はAl電極である。同
図によれば、ｎチヤネルMOSトランジスタにお
けるｎ形高濃度領域であるドレイン２４の下に低
濃度ｐ形領域の開口部３２が設けられ、この開口
部はｎ形基板２１をドレインとするｎチヤネル接
合形FETのチヤネル領域となつている。さら
に、MOSトランジスタのドレイン２４は接合形
FETのソースとなつている。したがつて、接合
形FETはMOSトランジスタの下に形成されるこ
とになるため、本実施例によるメモリセルは
MOSトランジスタ分だけの面積ですむことにな
る。
タT1（又はT2）と接合形FET F1（又はF2）との
断面構造を示すものである。図において、２１は
ｎ形シリコン基板、２２はｐ形領域、３２はｐ形
領域開口部、２５はゲートｎ+層、２７はSiO2
膜、２７′はゲートSiO2膜、２８はPSG膜、２
３，２４はそれぞれMOSトランジスタのソー
ス、ドレイン、２６，３７はAl電極である。同
図によれば、ｎチヤネルMOSトランジスタにお
けるｎ形高濃度領域であるドレイン２４の下に低
濃度ｐ形領域の開口部３２が設けられ、この開口
部はｎ形基板２１をドレインとするｎチヤネル接
合形FETのチヤネル領域となつている。さら
に、MOSトランジスタのドレイン２４は接合形
FETのソースとなつている。したがつて、接合
形FETはMOSトランジスタの下に形成されるこ
とになるため、本実施例によるメモリセルは
MOSトランジスタ分だけの面積ですむことにな
る。
第１１図は本実施例によるスタテイツク形
MOSメモリセルの平面構成の一例を示す図であ
る。各部の表示法は第５図の場合と同様であり、
第９図と対応する部分は同一記号で示してある。
上述のように、微小電流供給用の接合形FETは
MOSトランジスタの下部に形成されているた
め、平面的には４個のMOSトランジスタのみで
メモリセルの面積が占められており、第１図に示
した従来のメモリセルの40〜50％の面積に低減さ
れる。接合形FETのチヤネル領域、すなわち、
ｐ形領域の開口部の大きさはｐ形領域の深さとｐ
形領域からｎ形基板へ延びた空乏層の長さとを加
えたものの２倍程度の大きさが望ましい。たとえ
ば、ｐ形領域の深さが３〜４μｍの場合には、ｐ
形領域の開口部の大きさは６〜10μｍ角にするの
が適切である。
MOSメモリセルの平面構成の一例を示す図であ
る。各部の表示法は第５図の場合と同様であり、
第９図と対応する部分は同一記号で示してある。
上述のように、微小電流供給用の接合形FETは
MOSトランジスタの下部に形成されているた
め、平面的には４個のMOSトランジスタのみで
メモリセルの面積が占められており、第１図に示
した従来のメモリセルの40〜50％の面積に低減さ
れる。接合形FETのチヤネル領域、すなわち、
ｐ形領域の開口部の大きさはｐ形領域の深さとｐ
形領域からｎ形基板へ延びた空乏層の長さとを加
えたものの２倍程度の大きさが望ましい。たとえ
ば、ｐ形領域の深さが３〜４μｍの場合には、ｐ
形領域の開口部の大きさは６〜10μｍ角にするの
が適切である。
なお、第１０図に示した構造は、接合形FET
の相互コンダクタンスの大きさ、すなわち、ｐ形
領域の開口部の大きさを適切に選択することによ
り、第１２図に等価回路で示すような接合形
FETを負荷とするインバータとして用いること
ができる。この場合、平面図にはMOSトランジ
スタ１個の面積でインバータ１個が形成でき、最
も面積の小さいインバータが実現できる。
の相互コンダクタンスの大きさ、すなわち、ｐ形
領域の開口部の大きさを適切に選択することによ
り、第１２図に等価回路で示すような接合形
FETを負荷とするインバータとして用いること
ができる。この場合、平面図にはMOSトランジ
スタ１個の面積でインバータ１個が形成でき、最
も面積の小さいインバータが実現できる。
つぎに、本実施例によるMOSメモリセル構造
の製造プロセスを第１３図に示す。
の製造プロセスを第１３図に示す。
まず、５×1014cm-3程度の低濃度ｎ形シリコン
基板２１の表面上で、前述のｐ形領域の開口部に
対応する部分に所定パターンをもつた厚さ0.5〜
0.8μｍのSiO2膜３４をホトエツチング法により
形成し、このSiO2膜３４をマスクとしてボロン
等のｐ形不純物をｎ形基板２１中に1200℃、３〜
５時間の熱拡散により添加し、1015〜1016cm-3の
不純物濃度を有する深さ３〜４μｍの低濃度ｐ形
領域２２を形成する（図ａ）。シリコン基板２１
上のSiO2膜３４を全部除去した後、選択酸化法
により厚さ約１μｍの厚いフイールドSiO2膜２
７を形成する（図ｂ）。次に、厚さ50〜100nmの
薄いゲートSiO2膜２７′を形成し、さらに、その
上に厚さ30〜50nmの多結晶シリコン層を被着し
た後、これをホトエツチングしてｐ形領域２２の
所定部分上にゲート２５を形成する（図ｃ）。次
に、表面に露出しているSiO2膜２７′を除去した
後、りんやひ素などのｎ形不純物を熱拡散法やイ
オン打ち込み法により1020cm-3以上の高濃度に添
加し、ソース領域２３、ドレイン領域２４を形成
する（図ｄ）。この場合、MOSトランジスタのド
レイン領域２４はｐ形領域の開口部３２上に延び
て形成されるようにする。次に、全面上に厚さ
0.5〜1.0μｍのPSG膜２８を形成し、電極取出孔
をあけ、最後にAl電極２６，３７を形成すれば
第９図に示したセルが得られる（図ｅ）。
基板２１の表面上で、前述のｐ形領域の開口部に
対応する部分に所定パターンをもつた厚さ0.5〜
0.8μｍのSiO2膜３４をホトエツチング法により
形成し、このSiO2膜３４をマスクとしてボロン
等のｐ形不純物をｎ形基板２１中に1200℃、３〜
５時間の熱拡散により添加し、1015〜1016cm-3の
不純物濃度を有する深さ３〜４μｍの低濃度ｐ形
領域２２を形成する（図ａ）。シリコン基板２１
上のSiO2膜３４を全部除去した後、選択酸化法
により厚さ約１μｍの厚いフイールドSiO2膜２
７を形成する（図ｂ）。次に、厚さ50〜100nmの
薄いゲートSiO2膜２７′を形成し、さらに、その
上に厚さ30〜50nmの多結晶シリコン層を被着し
た後、これをホトエツチングしてｐ形領域２２の
所定部分上にゲート２５を形成する（図ｃ）。次
に、表面に露出しているSiO2膜２７′を除去した
後、りんやひ素などのｎ形不純物を熱拡散法やイ
オン打ち込み法により1020cm-3以上の高濃度に添
加し、ソース領域２３、ドレイン領域２４を形成
する（図ｄ）。この場合、MOSトランジスタのド
レイン領域２４はｐ形領域の開口部３２上に延び
て形成されるようにする。次に、全面上に厚さ
0.5〜1.0μｍのPSG膜２８を形成し、電極取出孔
をあけ、最後にAl電極２６，３７を形成すれば
第９図に示したセルが得られる（図ｅ）。
なお、本発明の実施例１と実施例２の中間段階
の構造として、第１４図に示すように、シリコン
基板Ｓから微小電流を供給するための抵抗とし
て、高抵抗多結晶シリコン層R1，R2とｐ形領域
の開口部に形成された接合形FET F1，F2とが直
列に接続された構造がある。このような構造はｐ
形領域の開口部の大きさを実施例１と実施例２と
の中間に選ぶことにより実現される。このような
構造は以下のような特徴を有する。すなわち、高
抵抗多結晶シリコン層を流れる微小電流は温度の
上昇とともに増大する正の温度係数を有している
が、接合形FETを流れる微小電流は温度の上昇
とともに減少する負の温度係数を有している。し
たがつて、両者を直列に接続することにより、温
度変化による変化の少ない微小電流を得ることが
可能となる。また、第１５図は抵抗Ｒと接合形
FETとが直列に接続されたものを負荷とするイ
ンバータの回路図である。
の構造として、第１４図に示すように、シリコン
基板Ｓから微小電流を供給するための抵抗とし
て、高抵抗多結晶シリコン層R1，R2とｐ形領域
の開口部に形成された接合形FET F1，F2とが直
列に接続された構造がある。このような構造はｐ
形領域の開口部の大きさを実施例１と実施例２と
の中間に選ぶことにより実現される。このような
構造は以下のような特徴を有する。すなわち、高
抵抗多結晶シリコン層を流れる微小電流は温度の
上昇とともに増大する正の温度係数を有している
が、接合形FETを流れる微小電流は温度の上昇
とともに減少する負の温度係数を有している。し
たがつて、両者を直列に接続することにより、温
度変化による変化の少ない微小電流を得ることが
可能となる。また、第１５図は抵抗Ｒと接合形
FETとが直列に接続されたものを負荷とするイ
ンバータの回路図である。
以上述べたように、本発明によつて配線数が少
なく、高集積化が可能なスタテイツク形MOSメ
モリセルが実現できる。さらに、本文中でも指摘
したように、本発明による構造は小面積のインバ
ータ回路にも応用ができ、その技術的効果は大で
ある。
なく、高集積化が可能なスタテイツク形MOSメ
モリセルが実現できる。さらに、本文中でも指摘
したように、本発明による構造は小面積のインバ
ータ回路にも応用ができ、その技術的効果は大で
ある。
第１図は従来のスタテイツク形MOSメモリセ
ルの回路図、第２図は第１図のセルにおいて、高
抵抗多結晶シリコン層を抵抗として用いる場合の
配線状態を示す図、第３図は本発明の一実施例の
回路図、第４図は第３図に示した実施例の構造を
示す一部断面図、第５図及び第６図は第３図に示
したメモリセルの平面構成の一例を示す図、第７
図は本発明によるインバータの回路図、第８図は
第４図に示したセル構造の製造プロセス説明図、
第９図は本発明の他の実施例の回路図、第１０図
は第９図に示した実施例の構造を示す一部断面
図、第１１図は第９図に示したメモリセルの平面
構成の一例を示す図、第１２図は本発明による他
のインバータの回路図、第１３図は第１０図に示
したセル構造の製造プロセス説明図、第１４図は
本発明の他の実施例の回路図、第１５図は本発明
による他のインバータの回路図である。 図において、２１……ｎ形シリコン基板、２２
……ｐ形領域、２３……ソース領域、２４……ド
レイン領域、２５……ゲート、２６……ソース電
極、２７……SiO2膜、２７′……ゲートSiO2膜、
２８……PSG膜、２９……高抵抗多結晶シリコン
膜、３０……ｎ+多結晶シリコン層、３１……ｎ+
多結晶シリコン層、３２……ｐ形領域の開口部、
３３……ｎ+領域、３４……SiO2膜、３５……多
結晶シリコン層、３６……SiO2膜、３７……ド
レイン電極。
ルの回路図、第２図は第１図のセルにおいて、高
抵抗多結晶シリコン層を抵抗として用いる場合の
配線状態を示す図、第３図は本発明の一実施例の
回路図、第４図は第３図に示した実施例の構造を
示す一部断面図、第５図及び第６図は第３図に示
したメモリセルの平面構成の一例を示す図、第７
図は本発明によるインバータの回路図、第８図は
第４図に示したセル構造の製造プロセス説明図、
第９図は本発明の他の実施例の回路図、第１０図
は第９図に示した実施例の構造を示す一部断面
図、第１１図は第９図に示したメモリセルの平面
構成の一例を示す図、第１２図は本発明による他
のインバータの回路図、第１３図は第１０図に示
したセル構造の製造プロセス説明図、第１４図は
本発明の他の実施例の回路図、第１５図は本発明
による他のインバータの回路図である。 図において、２１……ｎ形シリコン基板、２２
……ｐ形領域、２３……ソース領域、２４……ド
レイン領域、２５……ゲート、２６……ソース電
極、２７……SiO2膜、２７′……ゲートSiO2膜、
２８……PSG膜、２９……高抵抗多結晶シリコン
膜、３０……ｎ+多結晶シリコン層、３１……ｎ+
多結晶シリコン層、３２……ｐ形領域の開口部、
３３……ｎ+領域、３４……SiO2膜、３５……多
結晶シリコン層、３６……SiO2膜、３７……ド
レイン電極。
Claims (1)
- １ 第１導電形半導体基板の表面領域に形成され
た開口部を有する上記第１導電形とは逆の第２導
電形領域と、該第２導電形領域内に形成された
MOSトランジスタと、該MOSトランジスタのド
レイン上から上記半導体基板の表面に形成された
絶縁膜上を経て上記開口部上に延び、上記ドレイ
ン領域と上記開口部を電気的に接続する抵抗層
と、上記半導体基板に所望の電源電圧を印加する
手段をそなえたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298979A JPS5572069A (en) | 1979-06-12 | 1979-06-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298979A JPS5572069A (en) | 1979-06-12 | 1979-06-12 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9360885A Division JPS6134968A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572069A JPS5572069A (en) | 1980-05-30 |
| JPS6238865B2 true JPS6238865B2 (ja) | 1987-08-20 |
Family
ID=13505309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298979A Granted JPS5572069A (en) | 1979-06-12 | 1979-06-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5572069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63162280U (ja) * | 1987-04-09 | 1988-10-24 | ||
| JPH0623891Y2 (ja) * | 1987-04-01 | 1994-06-22 | 昭和アルミニウム株式会社 | 保冷コンテナ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS60246666A (ja) * | 1984-05-22 | 1985-12-06 | Seiko Instr & Electronics Ltd | Ｍｉｓトランジスタインバ−タ− |
| JPH07112014B2 (ja) * | 1986-07-09 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
-
1979
- 1979-06-12 JP JP7298979A patent/JPS5572069A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623891Y2 (ja) * | 1987-04-01 | 1994-06-22 | 昭和アルミニウム株式会社 | 保冷コンテナ |
| JPS63162280U (ja) * | 1987-04-09 | 1988-10-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572069A (en) | 1980-05-30 |
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