JPS5927100B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5927100B2 JPS5927100B2 JP53135598A JP13559878A JPS5927100B2 JP S5927100 B2 JPS5927100 B2 JP S5927100B2 JP 53135598 A JP53135598 A JP 53135598A JP 13559878 A JP13559878 A JP 13559878A JP S5927100 B2 JPS5927100 B2 JP S5927100B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polycrystalline silicon
- resistance
- gate electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- XOFYZVNMUHMLCC-ZPOLXVRWSA-N prednisone Chemical compound O=C1C=C[C@]2(C)[C@H]3C(=O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 XOFYZVNMUHMLCC-ZPOLXVRWSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に、多結晶シ
リコン抵抗およびシリコンゲートＭＯＳ電界効果トラン
ジスタ等を有する半導体装置の製造方法に係るものであ
る。
リコン抵抗およびシリコンゲートＭＯＳ電界効果トラン
ジスタ等を有する半導体装置の製造方法に係るものであ
る。
従来ＭＯＳ集積回路において周知のように、インバータ
回路の負荷部としては、第３図に示すように、ＭＯＳト
ランジヌタのゲートＧをドレインＤに接続することによ
つて構成されてきた。
回路の負荷部としては、第３図に示すように、ＭＯＳト
ランジヌタのゲートＧをドレインＤに接続することによ
つて構成されてきた。
この場合、電源電圧ＶＤＤとしては通常−１２Ｖあるい
は−２４Ｖの高電圧を印加しなければならず、このため
、高速動作化、あるいは他のバイポーラトランジスタ回
路とを直結が難しかつた。これを改善するため昨今Ｅ／
Ｄ７ｊ式ＭＯＳ型インバータ回路ＩＣが関発され製品化
されているが、なお一層の低電源電圧と、消費電力の低
減を要望される用途に対して十分ではなかつた。本発明
は、シリコンゲート方式のＭＯＳトランジスタと負荷抵
抗となる抵抗層を形成するに際し、ＭＯＳトランジスタ
のゲート電極およびソース、ドレイン領域を形成したの
ち、多結晶シリコンヘのイオン注入法を用いて、ＭＯＳ
トランジスタと所望の負荷抵抗とを制御性良く一体形成
するものである。
は−２４Ｖの高電圧を印加しなければならず、このため
、高速動作化、あるいは他のバイポーラトランジスタ回
路とを直結が難しかつた。これを改善するため昨今Ｅ／
Ｄ７ｊ式ＭＯＳ型インバータ回路ＩＣが関発され製品化
されているが、なお一層の低電源電圧と、消費電力の低
減を要望される用途に対して十分ではなかつた。本発明
は、シリコンゲート方式のＭＯＳトランジスタと負荷抵
抗となる抵抗層を形成するに際し、ＭＯＳトランジスタ
のゲート電極およびソース、ドレイン領域を形成したの
ち、多結晶シリコンヘのイオン注入法を用いて、ＭＯＳ
トランジスタと所望の負荷抵抗とを制御性良く一体形成
するものである。
以下本発明に係る半導体装置の製造方法をその実施例を
示す第１図および第２図を参考に説明する。
示す第１図および第２図を参考に説明する。
１はＮ型シリコン基板（面指数１００）でその上に約８
０００λのフィールド酸化膜２を形成し（第１図ａ）、
次にドライバーとなるシリコンゲートＭＯＳトランジス
タとなるべき領域をフィールド酸化膜２にフォトエッチ
ング法で孔３をあけ（第１図ｂ）、次にこの孔３の部分
にゲート酸化膜４をｄｒｙＯ、中で、約１００ＯＡ形成
する（第１図ｃ）。
０００λのフィールド酸化膜２を形成し（第１図ａ）、
次にドライバーとなるシリコンゲートＭＯＳトランジス
タとなるべき領域をフィールド酸化膜２にフォトエッチ
ング法で孔３をあけ（第１図ｂ）、次にこの孔３の部分
にゲート酸化膜４をｄｒｙＯ、中で、約１００ＯＡ形成
する（第１図ｃ）。
引続き、シリコンゲートＭＯＳトランジスタのゲート電
極及びその負荷抵抗となる多結晶シリコン膜５を約４０
００入形成し（第１図ｄ）、拡散マスク用熱酸化膜ある
いはＣＶＤ酸化膜６を形成する（第１図ｅ）。しかる後
、負荷領域となる多結晶シリコン膜上のシリコン酸化膜
６のみを残し他は弗酸で除去する（第１図ｆ）。次にド
ライバー部シリコンＭＯＳトランジスタのゲート酸化膜
４上および負荷部の多結晶シリコン膜５のみを残して他
の多結晶シリコン膜を除去し（第１図ｇ）、さらにソー
スおよびドレインの拡散窓７，７′を形成する（第１図
ｈ）。しかる後、通常のシリコンゲートカ式と同じよう
にソーヌドレイン領域および多結晶シリコン膜５への不
純物を矢印Ｘのように導入する（第１図ｆ）。この工程
により、基板１およびゲート電極となるシリコン膜５全
域に不純物を導入し第１図１から明らかなように比較的
高濃度のソース，ドレイン領域８，８′ならびにＭＯＳ
トランジスタのゲート電極５′，さらに抵抗のリード部
５〃を形成する。そしてその後１１Ｂ＋を５０Ｋｅ程度
の加速エネルギーで１０１４１０ｎｓ／ｄ程度矢印のご
とく酸化膜６′を通して注入し、酸化膜６′下の多結晶
シリコン膜にボロンを導入し、９０００Ｃで１０分程度
アニールすることにより、酸化膜６′下の多結晶シリコ
ン膜５に高抵抗の抵抗層９が形成され（第１図ｊ）、多
結晶シリコン膜５よりなる抵抗層９を負荷とするシリコ
ンゲートカ式インバータ回路を構成する半導体素子が非
常に容易に製造できる。
極及びその負荷抵抗となる多結晶シリコン膜５を約４０
００入形成し（第１図ｄ）、拡散マスク用熱酸化膜ある
いはＣＶＤ酸化膜６を形成する（第１図ｅ）。しかる後
、負荷領域となる多結晶シリコン膜上のシリコン酸化膜
６のみを残し他は弗酸で除去する（第１図ｆ）。次にド
ライバー部シリコンＭＯＳトランジスタのゲート酸化膜
４上および負荷部の多結晶シリコン膜５のみを残して他
の多結晶シリコン膜を除去し（第１図ｇ）、さらにソー
スおよびドレインの拡散窓７，７′を形成する（第１図
ｈ）。しかる後、通常のシリコンゲートカ式と同じよう
にソーヌドレイン領域および多結晶シリコン膜５への不
純物を矢印Ｘのように導入する（第１図ｆ）。この工程
により、基板１およびゲート電極となるシリコン膜５全
域に不純物を導入し第１図１から明らかなように比較的
高濃度のソース，ドレイン領域８，８′ならびにＭＯＳ
トランジスタのゲート電極５′，さらに抵抗のリード部
５〃を形成する。そしてその後１１Ｂ＋を５０Ｋｅ程度
の加速エネルギーで１０１４１０ｎｓ／ｄ程度矢印のご
とく酸化膜６′を通して注入し、酸化膜６′下の多結晶
シリコン膜にボロンを導入し、９０００Ｃで１０分程度
アニールすることにより、酸化膜６′下の多結晶シリコ
ン膜５に高抵抗の抵抗層９が形成され（第１図ｊ）、多
結晶シリコン膜５よりなる抵抗層９を負荷とするシリコ
ンゲートカ式インバータ回路を構成する半導体素子が非
常に容易に製造できる。
尚、第２図は第１図に示す方法で製造したシリコンゲー
トＭＯＳトランジスタと多結晶シリコン抵抗とよりなる
インバータ回路図である。ところで、インバータ回路は
シフトレジスタ，フリツプフロツプを構成する回路とし
て一つの半導体装置内に複数個用いられるのが普通であ
る。
トＭＯＳトランジスタと多結晶シリコン抵抗とよりなる
インバータ回路図である。ところで、インバータ回路は
シフトレジスタ，フリツプフロツプを構成する回路とし
て一つの半導体装置内に複数個用いられるのが普通であ
る。
近年半導体装置は高集積化の要求が大きく、その要求を
満たすため半導体装置内に形成されるインバータ回路等
の各回路の占有面積を少なくすることが必要である。イ
ンバータ回路は低消費電力を目的としてＥ／Ｄ力式ＭＯ
Ｓ型の代りに抵抗を負荷力式ＭＯＳ型を用いることが考
えられる。しかし、インバータ回路において用いられる
負荷には高抵抗が要求されるので、単結晶よりなる半導
体基板を用いて負荷抵抗を作つたとしても、シート抵抗
が最高数ＫΩ／口以下で、抵抗形成に大きな占有面積を
必要とする。本発明は、絶縁膜上の多結晶シリコンにイ
オン注入法を用いて不純物を導入することにより抵抗層
を形成しており、たとえば１００ＫΩ／？以上の高シー
ト抵抗を制御性良く実現することができ、占有面積が小
さく寄生容量も小さな抵抗を形成することが可能となり
、占有面積が小さく高密度化に適し、高速動作、低電圧
動作にすぐれたインバータ回路を作製できる。
満たすため半導体装置内に形成されるインバータ回路等
の各回路の占有面積を少なくすることが必要である。イ
ンバータ回路は低消費電力を目的としてＥ／Ｄ力式ＭＯ
Ｓ型の代りに抵抗を負荷力式ＭＯＳ型を用いることが考
えられる。しかし、インバータ回路において用いられる
負荷には高抵抗が要求されるので、単結晶よりなる半導
体基板を用いて負荷抵抗を作つたとしても、シート抵抗
が最高数ＫΩ／口以下で、抵抗形成に大きな占有面積を
必要とする。本発明は、絶縁膜上の多結晶シリコンにイ
オン注入法を用いて不純物を導入することにより抵抗層
を形成しており、たとえば１００ＫΩ／？以上の高シー
ト抵抗を制御性良く実現することができ、占有面積が小
さく寄生容量も小さな抵抗を形成することが可能となり
、占有面積が小さく高密度化に適し、高速動作、低電圧
動作にすぐれたインバータ回路を作製できる。
また、第１図に於ては、ＭＯＳ電界効果トランジスタの
ゲート電極と負荷抵抗ならびにこの負荷抵抗のリード領
域も多結晶シリコンとすることができ構造が簡単となり
、さらにゲート電極と負荷抵抗のリード領域を同一工程
で製造出来る。
ゲート電極と負荷抵抗ならびにこの負荷抵抗のリード領
域も多結晶シリコンとすることができ構造が簡単となり
、さらにゲート電極と負荷抵抗のリード領域を同一工程
で製造出来る。
さらに、第１図の力法で形成される半導体装置の抵抗部
分は、ソース．ドレイン領域の形成と同時に拡散される
低抵抗の多結晶シリフン膜よりなるりード部を有してお
り、この低抵抗の多結晶シリコン膜に金属電極を形成す
れば、抵抗層に直接金属電極を形成した場合に比べてオ
ーミツク性に優れており、電圧−電流特性が直線的な抵
抗体が得られる。又、第１図によれば、抵抗層，リード
部，ＭＯＳトランジヌタのゲート電極が多結晶シリコン
膜よりなつており、これらの電気的接続も容易である。
さらに、第１図の力法から明らかなごとく、本発明では
、基板上に密着形成されたゲート絶縁膜上に密着したゲ
ート電極となる多結晶シリコン膜全域に不純物を導入し
ていわゆるトランジスタのゲート電極を形成したのち、
抵抗層への不純物のイオン注入を行つており、高濃度な
低抵抗ゲート電極の形成と、低濃度で高抵抗を必要とす
るイオン注入による抵抗層の形成とを別に行つており、
トランジヌタの電極全体と高シート抵抗の抵抗層形成の
ための不純物導入制御を独立して行うことができ、トラ
ンジスタの電極ならびに抵抗層としてそれぞれ所望のも
のを制御性良く得ることができる。
分は、ソース．ドレイン領域の形成と同時に拡散される
低抵抗の多結晶シリフン膜よりなるりード部を有してお
り、この低抵抗の多結晶シリコン膜に金属電極を形成す
れば、抵抗層に直接金属電極を形成した場合に比べてオ
ーミツク性に優れており、電圧−電流特性が直線的な抵
抗体が得られる。又、第１図によれば、抵抗層，リード
部，ＭＯＳトランジヌタのゲート電極が多結晶シリコン
膜よりなつており、これらの電気的接続も容易である。
さらに、第１図の力法から明らかなごとく、本発明では
、基板上に密着形成されたゲート絶縁膜上に密着したゲ
ート電極となる多結晶シリコン膜全域に不純物を導入し
ていわゆるトランジスタのゲート電極を形成したのち、
抵抗層への不純物のイオン注入を行つており、高濃度な
低抵抗ゲート電極の形成と、低濃度で高抵抗を必要とす
るイオン注入による抵抗層の形成とを別に行つており、
トランジヌタの電極全体と高シート抵抗の抵抗層形成の
ための不純物導入制御を独立して行うことができ、トラ
ンジスタの電極ならびに抵抗層としてそれぞれ所望のも
のを制御性良く得ることができる。
そして、ゲート電極全体に均一に不純物が導入されてお
り、ＭＯＳトランジスタの閾値電圧の変動等の不都合も
生じない。さらに、本発明では、ゲート電極、ソース，
ドレイン領域を形成したのちにイオン注入抵抗を形成す
るため、ゲート，ソース，ドレイン形成用の熱処理の影
響を受けることなく、抵抗層に対して抵抗値の制御に最
適な熱処理条件を行うことができ、制御性良くバラツキ
の少ない高抵抗を実現することが可能となる。このこと
は、トランジスタ，高抵抗の一体化された半導体装置の
製造にとつて好都合である。なお、第１図において、導
電型は逆にしてもよいことはいうまでもない。以上のよ
うに、本発明は、ＭＯＳトランジヌタのゲート，ソース
，ドレイン領域を形成したのち半導体基板上の多結晶シ
リコン膜にイオン注入法を用いて不純物を導入すること
により抵抗層を形成するため、制御性の良いイオン注入
で、高シート抵抗を制御性良く得ることができ、低電圧
で動作し消費電力が低くかつ高速動作する微小なインバ
ータ回路等を含む半導体装置を得ることができるととも
に、ＭＯＳトランジスタの特性に影響を与えることなく
、ＭＯＳトランジスタ，高抵抗を制御性良く容易に一体
形成することができ、高性能，高密度な半導体装置の製
造に大きな工業的価値を有するものである。
り、ＭＯＳトランジスタの閾値電圧の変動等の不都合も
生じない。さらに、本発明では、ゲート電極、ソース，
ドレイン領域を形成したのちにイオン注入抵抗を形成す
るため、ゲート，ソース，ドレイン形成用の熱処理の影
響を受けることなく、抵抗層に対して抵抗値の制御に最
適な熱処理条件を行うことができ、制御性良くバラツキ
の少ない高抵抗を実現することが可能となる。このこと
は、トランジスタ，高抵抗の一体化された半導体装置の
製造にとつて好都合である。なお、第１図において、導
電型は逆にしてもよいことはいうまでもない。以上のよ
うに、本発明は、ＭＯＳトランジヌタのゲート，ソース
，ドレイン領域を形成したのち半導体基板上の多結晶シ
リコン膜にイオン注入法を用いて不純物を導入すること
により抵抗層を形成するため、制御性の良いイオン注入
で、高シート抵抗を制御性良く得ることができ、低電圧
で動作し消費電力が低くかつ高速動作する微小なインバ
ータ回路等を含む半導体装置を得ることができるととも
に、ＭＯＳトランジスタの特性に影響を与えることなく
、ＭＯＳトランジスタ，高抵抗を制御性良く容易に一体
形成することができ、高性能，高密度な半導体装置の製
造に大きな工業的価値を有するものである。
【図面の簡単な説明】
第１図ａ−Ｊは本発明の力法を説明する工程図、第２図
は本発明の力法で得た半導体素子の回路図、第３図は従
来の半導体素子の回路図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・フオトエツチングによる子
Ｌ４・・・・・・ゲート酸化膜、５・・・・・・多結晶
シリコン膜、５′・・・・・・ゲート電極、９・・・・
・・抵抗層。
は本発明の力法で得た半導体素子の回路図、第３図は従
来の半導体素子の回路図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・フオトエツチングによる子
Ｌ４・・・・・・ゲート酸化膜、５・・・・・・多結晶
シリコン膜、５′・・・・・・ゲート電極、９・・・・
・・抵抗層。
Claims (1)
- １ シリコンゲート方式のＭＯＳトランジスタと負荷抵
抗となる抵抗層を有する半導体装置の製造方法において
、半導体基板上に密着して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に密着して形成されたゲート電極とな
る第１の多結晶シリコン膜の表面全域および前記半導体
基板の一部に選択的に不純物を導入して前記トランジス
タのゲート電極およびソース、ドレイン領域を形成した
のち、前記半導体基板上の絶縁膜上に形成された第２の
多結晶シリコン膜の少くとも一部にイオン注入法を用い
て不純物を導入し、前記抵抗層を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53135598A JPS5927100B2 (ja) | 1978-11-01 | 1978-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53135598A JPS5927100B2 (ja) | 1978-11-01 | 1978-11-01 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217272A Division JPS5710578B2 (ja) | 1972-06-20 | 1972-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5490981A JPS5490981A (en) | 1979-07-19 |
| JPS5927100B2 true JPS5927100B2 (ja) | 1984-07-03 |
Family
ID=15155555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53135598A Expired JPS5927100B2 (ja) | 1978-11-01 | 1978-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927100B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628775Y2 (ja) * | 1972-03-29 | 1981-07-08 |
-
1978
- 1978-11-01 JP JP53135598A patent/JPS5927100B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5490981A (en) | 1979-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4965220A (en) | Method of manufacturing a semiconductor integrated circuit device comprising an MOS transistor and a bipolar transistor | |
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JPH0425175A (ja) | ダイオード | |
| KR880006781A (ko) | 반도체 집적회로 및 그 제조방법 | |
| JP2645807B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR960010004B1 (ko) | 박막과 후막으로 이루어지는 저항소자를 갖는 스테이틱 랜덤 액세스 메모리 | |
| JPH0818011A (ja) | 半導体装置及びその製造方法 | |
| KR920008422B1 (ko) | 반도체 장치 | |
| KR970000425B1 (ko) | BiCMOS형 전계효과 트랜지스터 및 그의 제조방법 | |
| JPS5834938B2 (ja) | 半導体装置の製造方法 | |
| JPS5927100B2 (ja) | 半導体装置 | |
| JPS6238865B2 (ja) | ||
| JP3054937B2 (ja) | 半導体装置とその製造方法 | |
| US5866921A (en) | Lateral SRAM transistor circuits and methods of fabrication therefor | |
| JPH07297394A (ja) | 半導体装置およびその製造方法 | |
| JPS6237548B2 (ja) | ||
| JP2691993B2 (ja) | 半導体集積回路装置 | |
| JPS612357A (ja) | 半導体装置 | |
| JPS61251063A (ja) | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 | |
| JPH0432264A (ja) | 半導体装置及びその製造方法 | |
| JPS6024056A (ja) | 差動増幅器 | |
| JPH04179162A (ja) | 半導体装置の製造方法 | |
| JPS6124827B2 (ja) | ||
| JPH08111511A (ja) | 半導体装置の製造方法 | |
| JPH0429231B2 (ja) |