JPH0432264A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0432264A JPH0432264A JP13715690A JP13715690A JPH0432264A JP H0432264 A JPH0432264 A JP H0432264A JP 13715690 A JP13715690 A JP 13715690A JP 13715690 A JP13715690 A JP 13715690A JP H0432264 A JPH0432264 A JP H0432264A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は多結晶シリコンを伝導層とする薄膜トランジス
タを有する半導体装置及びその製造方法に関する・
タを有する半導体装置及びその製造方法に関する・
従来、ＭＯ８電界効果トランジスタのゲート絶縁膜と伝
導層、すなわち単結晶シリコンとの界面は原子層レベル
で平坦なことが必要であるとされていた。そのため、界
面の凹凸や、それに伴う界面準位はキャリアの移動度を
下させるとして、界面の平坦化に努力が払われ きた
。しかし、薄膜トランジスタにおいては伝 層が多結晶
シリコンであるために、上記平坦性を実現することは極
めて難しく、そのため高速のトランジスタ動作をさせる
ことが難しかった。 なお、この種の半導体装置は、例えば、インクーナショ
ナルコンファレンスオンソリッドステートデバイセズア
ンドマテリアルス トウキヨウ１９８６第５４】頁〜第
５４４頁 （Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎ−ｆ
ｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖ
ｉｃｅｓ ａｎｄ ＭａｔｅｒｉａｌｓＴｏｋｙｏ １
９８６ ｐｐ５４１−５４４）に記載されている。
導層、すなわち単結晶シリコンとの界面は原子層レベル
で平坦なことが必要であるとされていた。そのため、界
面の凹凸や、それに伴う界面準位はキャリアの移動度を
下させるとして、界面の平坦化に努力が払われ きた
。しかし、薄膜トランジスタにおいては伝 層が多結晶
シリコンであるために、上記平坦性を実現することは極
めて難しく、そのため高速のトランジスタ動作をさせる
ことが難しかった。 なお、この種の半導体装置は、例えば、インクーナショ
ナルコンファレンスオンソリッドステートデバイセズア
ンドマテリアルス トウキヨウ１９８６第５４】頁〜第
５４４頁 （Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎ−ｆ
ｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖ
ｉｃｅｓ ａｎｄ ＭａｔｅｒｉａｌｓＴｏｋｙｏ １
９８６ ｐｐ５４１−５４４）に記載されている。
【発明が解決しようとする課題１
第２図に従来の薄膜トランジスタのチャネル部の断面図
を示す、Ｓｉ基板２０の上にゲート絶縁膜２８が設けら
れ、その上に多結晶シリコン層２７が設けられている。 特に、多結晶シリコンを高温で熱処理すると、結晶粒界
２５がゲート絶縁膜２８に接する部分に酸化物層２１が
成長する。 このため、ゲート絶縁膜と多結晶シリコンの界面が平坦
でなくなるのみでなく、ゲート絶縁膜の厚さも不均一に
なる。このため、伝達コンダクタンスが低下するという
問題があった。 また、素子の微細化によりトランジスタのチャネル長が
短くなると、ドレインの空乏層とソースの空乏層がつな
がり、電流の制御が不能となる、いわゆるパンチスルー
現象が起こる。これを防ぐためにチャネル部にはソース
、ドレインとは反対の導電型不純物を高濃度で添加しな
ければならない。薄膜トランジスタの場合、高濃度に添
加した不純物は結晶粒界に偏析しやすく、結晶粒界での
キャリアの散乱を増加させ、モビリティを低下させる原
因となる。 このため、微細かつ高性能の薄膜トランジスタを形成す
ることは困離であった。 本発明の目的は、微細かつ高性能の薄膜トランジスタを
有する半導体装置及びその製造方法を提供することにあ
る。 【課題を解決するための手段】 上記目的は、（１）シリコン基板に設けられたゲート電
極と、該ゲート電極上に設けられたゲート絶縁膜と、該
ゲート絶縁膜上に設けられた多結晶シリコン層とを有し
、該多結晶シリコン層に、電界効果トランジスタのソー
ス及びドレインを構成する拡散層とチャネルとを設けた
半導体装置において、上記チャネルを構成する多結晶シ
リコン層の結晶粒の１個のみが、上記ソースを構成する
拡散層に接続し、該結晶粒の他のｊ−個のみが上記ドレ
インを構成する拡散層に接続し、該多結晶シリコン層の
厚さは、その結晶粒界が上記ゲート絶縁膜に接する部分
で薄いことを特徴とする半導体装置、（２）シリコン基
板に設けられたゲート電極と、該ゲート電極上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられた多
結晶シリコン層とを有し、該多結晶シリコン層に、電界
効果トランジスタのソース及びドレインを構成する拡散
層とチャネルとを設けた半導体装置において、上記チャ
ネルを構成する多結晶シリコン層の結晶粒の少なくとも
１個は該チャネルを横断して配置され、該多結晶シリコ
ン層の結晶粒界が上記グー１−絶縁膜に接する部分の該
多結晶シリコン層の厚さが薄いことを特徴とする半導体
装置、（３）上記］又は２記載の半導体装置において、
上記チャネルを構成する多結晶シリコンが２個の結晶粒
からなることを特徴とする半導体装置、（４）上記１．
２又は３記載の半導体装置において、上記チャネルを構
成する多結晶シリコン層の上に設けられた第２のゲート
絶縁膜と、該第２のゲート絶縁膜の上に設けられ、上記
ゲート電橋と電気的に接続される第２のゲート電極とを
有することを特徴どする半導体装置、（５）上記４記載
の半導体装置において、上記第２のゲート絶縁膜は、上
記チャネルを構成する多結晶シリコン層の結晶粒界に接
する部分が他の部分よりも厚いことを特徴とする半導体
装置、（６）上記１から５のいずれかに記載の半導体装
置において、上記チャネルを構成する多結晶シリコン層
の結晶粒界及びその近傍は、上記ソース及びドレインを
構成する不純物と反対導電型の不純物の濃度が該結晶粒
界及びその近傍以外の部分よりも高いことを特徴とする
半導体装置、（７）シリコン基板に設けられたゲート電
極上にゲート絶縁膜を形成する工程、該ゲート絶縁膜の
少なくとも２個所の部分なエツチングし、該基板を露出
させる工程、該ゲート絶縁膜上に、該２個所の部分を少
なくとも覆うパターンの非晶質シリコンを形成する工程
、該非晶質シリコンを、該２個所の部分から結晶化させ
、非晶質シリコンのパターンを横断する結晶粒界を有し
、少なくとも２個の結晶粒を有する多結晶シリコンとす
る工程及び該多結晶シリコンの該結晶粒界を含む部分を
チャネルとし、その両端にソース及びドレインを構成す
る拡散層を形成する工程を有し、上記」−から６までの
いずれかに記載の半導体装置を製造することを特徴とす
る半導体装置の製造方法により達成される。 本発明は、チャネルを構成する多結晶シリコンの結晶粒
界部に形成される酸化物層（Ｓｉ０２層）によりゲート
絶縁膜の厚い部分を形成し、そのためこの部分のチャネ
ルの厚みを薄くするものである。結晶粒界はチャネルを
横切って形成され、チャネル長方向にソース、ドレイン
を結んでは形成されない。チャネルを構成する多結晶シ
リコンの結晶粒は、少なくとも２個が必要であり、２が
ら４個の数であることが好ましい。
を示す、Ｓｉ基板２０の上にゲート絶縁膜２８が設けら
れ、その上に多結晶シリコン層２７が設けられている。 特に、多結晶シリコンを高温で熱処理すると、結晶粒界
２５がゲート絶縁膜２８に接する部分に酸化物層２１が
成長する。 このため、ゲート絶縁膜と多結晶シリコンの界面が平坦
でなくなるのみでなく、ゲート絶縁膜の厚さも不均一に
なる。このため、伝達コンダクタンスが低下するという
問題があった。 また、素子の微細化によりトランジスタのチャネル長が
短くなると、ドレインの空乏層とソースの空乏層がつな
がり、電流の制御が不能となる、いわゆるパンチスルー
現象が起こる。これを防ぐためにチャネル部にはソース
、ドレインとは反対の導電型不純物を高濃度で添加しな
ければならない。薄膜トランジスタの場合、高濃度に添
加した不純物は結晶粒界に偏析しやすく、結晶粒界での
キャリアの散乱を増加させ、モビリティを低下させる原
因となる。 このため、微細かつ高性能の薄膜トランジスタを形成す
ることは困離であった。 本発明の目的は、微細かつ高性能の薄膜トランジスタを
有する半導体装置及びその製造方法を提供することにあ
る。 【課題を解決するための手段】 上記目的は、（１）シリコン基板に設けられたゲート電
極と、該ゲート電極上に設けられたゲート絶縁膜と、該
ゲート絶縁膜上に設けられた多結晶シリコン層とを有し
、該多結晶シリコン層に、電界効果トランジスタのソー
ス及びドレインを構成する拡散層とチャネルとを設けた
半導体装置において、上記チャネルを構成する多結晶シ
リコン層の結晶粒の１個のみが、上記ソースを構成する
拡散層に接続し、該結晶粒の他のｊ−個のみが上記ドレ
インを構成する拡散層に接続し、該多結晶シリコン層の
厚さは、その結晶粒界が上記ゲート絶縁膜に接する部分
で薄いことを特徴とする半導体装置、（２）シリコン基
板に設けられたゲート電極と、該ゲート電極上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられた多
結晶シリコン層とを有し、該多結晶シリコン層に、電界
効果トランジスタのソース及びドレインを構成する拡散
層とチャネルとを設けた半導体装置において、上記チャ
ネルを構成する多結晶シリコン層の結晶粒の少なくとも
１個は該チャネルを横断して配置され、該多結晶シリコ
ン層の結晶粒界が上記グー１−絶縁膜に接する部分の該
多結晶シリコン層の厚さが薄いことを特徴とする半導体
装置、（３）上記］又は２記載の半導体装置において、
上記チャネルを構成する多結晶シリコンが２個の結晶粒
からなることを特徴とする半導体装置、（４）上記１．
２又は３記載の半導体装置において、上記チャネルを構
成する多結晶シリコン層の上に設けられた第２のゲート
絶縁膜と、該第２のゲート絶縁膜の上に設けられ、上記
ゲート電橋と電気的に接続される第２のゲート電極とを
有することを特徴どする半導体装置、（５）上記４記載
の半導体装置において、上記第２のゲート絶縁膜は、上
記チャネルを構成する多結晶シリコン層の結晶粒界に接
する部分が他の部分よりも厚いことを特徴とする半導体
装置、（６）上記１から５のいずれかに記載の半導体装
置において、上記チャネルを構成する多結晶シリコン層
の結晶粒界及びその近傍は、上記ソース及びドレインを
構成する不純物と反対導電型の不純物の濃度が該結晶粒
界及びその近傍以外の部分よりも高いことを特徴とする
半導体装置、（７）シリコン基板に設けられたゲート電
極上にゲート絶縁膜を形成する工程、該ゲート絶縁膜の
少なくとも２個所の部分なエツチングし、該基板を露出
させる工程、該ゲート絶縁膜上に、該２個所の部分を少
なくとも覆うパターンの非晶質シリコンを形成する工程
、該非晶質シリコンを、該２個所の部分から結晶化させ
、非晶質シリコンのパターンを横断する結晶粒界を有し
、少なくとも２個の結晶粒を有する多結晶シリコンとす
る工程及び該多結晶シリコンの該結晶粒界を含む部分を
チャネルとし、その両端にソース及びドレインを構成す
る拡散層を形成する工程を有し、上記」−から６までの
いずれかに記載の半導体装置を製造することを特徴とす
る半導体装置の製造方法により達成される。 本発明は、チャネルを構成する多結晶シリコンの結晶粒
界部に形成される酸化物層（Ｓｉ０２層）によりゲート
絶縁膜の厚い部分を形成し、そのためこの部分のチャネ
ルの厚みを薄くするものである。結晶粒界はチャネルを
横切って形成され、チャネル長方向にソース、ドレイン
を結んでは形成されない。チャネルを構成する多結晶シ
リコンの結晶粒は、少なくとも２個が必要であり、２が
ら４個の数であることが好ましい。
本発明のＭＯ８型電界効果トランジスタを有する半導体
装置の一実施例の断面を第１図（ａ）に示して本発明の
詳細な説明する。 第１図（ａ）に示すように、Ｓｉ基板２ｏにゲート電極
２２が形成され、その上にゲート絶縁膜２８が形成され
ている。多結晶シリコン層２７の結晶粒界２５のゲート
絶縁膜２８と接する部分は酸化物層２１が形成されてい
る。酸化物層２１の部分はゲート絶縁膜として作用し、
この部分においてゲート絶縁膜が他の部分より厚くなり
、ゲート電極２２に電圧を印加した時、他の部分より電
界が弱くなるため、ソース及びドレイン側の界面２３．
２４で反転層が形成されても、酸化物層２１の部分では
反転層は形成されない。従って、このトランジスタは非
常に狭い領域（酸化物層２１の領域）の電界により、オ
ン−オフ動作をさせることが出来る。すなわち、極めて
チャネル長の短い薄膜ＭｏＳトランジスタを形成するこ
とが出来る。なお、図において、２６ａはソース、２６
ｂはドレイン、２９０，２９１は配線層である。 このトランジスタは、第１図（ｂ）に示すような等価回
路で示すことが出来る。また、第１図（ｃ）に示すよう
に、このトランジスタの特性は、チャネル長の長いトラ
ンジスタ２１０，２２０の特性２５０と、チャネル長の
短いトランジスタ２３０の特性２６０との重ね合わせた
形状の特性２７０になる。従って、トランジスタを縮小
しても、短チヤネル効果により閾値電圧が低下してしま
うことがなく、高い伝達コンダクタンスのトランジスタ
を形成できる。 また、ドレインに電圧を印加したとき、狭い伝導領域（
酸化物層２１の領域）ではドレイン近傍より電界が強く
なるため、空乏層の伸びが抑えられる。さらに、上記ゲ
ート絶縁膜の厚い部分が存在する結晶粒界２５には、チ
ャネルに拡散した、ソース、ドレインとは反対導伝型の
不純物が偏析しやすい、そこで、結晶粒界２５の近傍に
上記不純物の濃度が高い層を形成することが出来る。こ
の高濃度層では、空乏層の伸びが抑制される。これらの
効果により、バンチスルー現象を抑えることが出来る。
装置の一実施例の断面を第１図（ａ）に示して本発明の
詳細な説明する。 第１図（ａ）に示すように、Ｓｉ基板２ｏにゲート電極
２２が形成され、その上にゲート絶縁膜２８が形成され
ている。多結晶シリコン層２７の結晶粒界２５のゲート
絶縁膜２８と接する部分は酸化物層２１が形成されてい
る。酸化物層２１の部分はゲート絶縁膜として作用し、
この部分においてゲート絶縁膜が他の部分より厚くなり
、ゲート電極２２に電圧を印加した時、他の部分より電
界が弱くなるため、ソース及びドレイン側の界面２３．
２４で反転層が形成されても、酸化物層２１の部分では
反転層は形成されない。従って、このトランジスタは非
常に狭い領域（酸化物層２１の領域）の電界により、オ
ン−オフ動作をさせることが出来る。すなわち、極めて
チャネル長の短い薄膜ＭｏＳトランジスタを形成するこ
とが出来る。なお、図において、２６ａはソース、２６
ｂはドレイン、２９０，２９１は配線層である。 このトランジスタは、第１図（ｂ）に示すような等価回
路で示すことが出来る。また、第１図（ｃ）に示すよう
に、このトランジスタの特性は、チャネル長の長いトラ
ンジスタ２１０，２２０の特性２５０と、チャネル長の
短いトランジスタ２３０の特性２６０との重ね合わせた
形状の特性２７０になる。従って、トランジスタを縮小
しても、短チヤネル効果により閾値電圧が低下してしま
うことがなく、高い伝達コンダクタンスのトランジスタ
を形成できる。 また、ドレインに電圧を印加したとき、狭い伝導領域（
酸化物層２１の領域）ではドレイン近傍より電界が強く
なるため、空乏層の伸びが抑えられる。さらに、上記ゲ
ート絶縁膜の厚い部分が存在する結晶粒界２５には、チ
ャネルに拡散した、ソース、ドレインとは反対導伝型の
不純物が偏析しやすい、そこで、結晶粒界２５の近傍に
上記不純物の濃度が高い層を形成することが出来る。こ
の高濃度層では、空乏層の伸びが抑制される。これらの
効果により、バンチスルー現象を抑えることが出来る。
以下、本発明の詳細を実施例を用いて説明する。
実施例１
第３図は本発明の半導体装置の薄膜ＭＯＳトランジスタ
の断面概略図である。ｐ型シリコン基板２０の一部にゲ
ート電極２２となる拡散層をＰのイオン打ち込みにより
形成し、その上に２０ｎｍの厚みのゲート絶縁膜２８を
熱酸化により形成した。ゲート絶縁膜２８の上にｐ型多
結晶シリコン層２７をＣＶＤ法により、厚み１１００ｎ
、輻約０．８μｍ、長さ約０．８μｍに形成し、その両
端にソース２６ａ及びドレイン２６ｂとなるｎ型拡散層
をＰのイオン打ち込みにより（ドーズ量５Ｘ１０″’／
ｃｍ”）形成した。 ついで、多結晶シリコン層２７を６５０℃でアニールし
たところ結晶成長して図に示すような結晶構造となった
。 この結晶構造を平面図で説明する。第４図はこの薄膜Ｍ
ＯＳトランジスタの平面概略図であり。 第３図は、第４図のＡ−Ａ’の断面図である。結晶粒界
２５がチャネルを構成する多結晶シリコン層２７を横切
るように結晶粒が成長している。 再び第３図に戻って説明する。多結晶シリコン層２７を
さらに１１００℃でアニールを施したところ、結晶粒界
２５に沿って、Ｓ ｉ ０２層２１ａが形成された。さ
らに、多結晶シリコン層２７を層間絶縁膜３６で覆い、
その一部に接続孔３７．３８を穿ち、ソース２６ａ及び
ドレイン２６ｂを配線層２９０．２９１に接続し、薄膜
ＭＯＳトランジスタを形成した。 第５図にこの薄膜ＭＯ８ｈラントランジスタ００℃のア
ニールを施したもののドレイン電流−ゲート電圧特性５
１と、施さなかったものの同特性５２を示した。１１０
０℃のアニールを施したトランジスタの閾値電圧はアニ
ールを施さないものに比べ０．３ｖ高くすることが出来
た。 実施例２ 第６図は、本発明の他の半導体装置の薄膜ＭＯＳトラン
ジスタの断面概略図である。ｎ型シリコン基板２０上に
、フィールド絶縁膜６４を形成し、ゲート電極２２とな
るｐ型拡散層とゲート絶縁膜２８を形成した。次いで、
フィールド絶縁膜６４の一部を開口し、ソース２６ａ、
ドレイン２６ｂに接続するｐ型拡散層６１１．６２１を
形成した。 次に、ｎ型非晶質２９３２層６６を被着した後、図のよ
うな形状に加工成形した。これを６５０℃で熱処理した
ところ、非晶質シリコン層６６の拡散層６１１，６２１
との界面から結晶化が始まり、結晶粒界２５を持つ、２
個の結晶粒からなるチャネル層を形成することが出来た
。そののち、１１５０℃で熱処理を施したところ、結晶
粒界２５の部分に、楔形の酸化物層２１が生成した。 その後、ソース２６ａ、ドレイン２６ｂを形成するため
、この部分にｐ型不純物を拡散してトランジスタを製造
した。 このトランジスタの特性を測定したところ、実施例１の
トランジスタに比べ、３倍大きいドレイン電流が得られ
る短チヤネルトランジスタであることが確認できた。 実施例３ 第７図は、本発明のさらに他の半導体装置の薄膜ＭＯ８
）ランジスタの断面概略図である。ｎ型シリコン基板２
０上に、フィールド絶縁膜６４を形成し、ゲート電極２
２となるＰ型拡散層とゲート絶縁膜２８を形成した。次
いで、フィールド絶縁膜６４の一部を開口し、ソース２
６ａ、ドレイン２６ｂに接続するｐ型拡散層６１１．６
２１を形成した。次に、ｎ型非晶質シリコン層６６を被
着した後、これを図のような形状に加工成形した。 これを６５０℃で熱処理したところ、非晶質シリコン層
６６の拡散層６１］、６２１との界面から結晶化が始ま
り、結晶粒界２５を持つ、２個の結晶粒からなるチャネ
ル層を形成することが出来た。 層間絶縁膜７９と、第２のゲート絶縁膜８０を形成して
から、１１５０℃で熱処理を施したところ、結晶粒界２
５の部分に、楔形の酸化物層２］、ｂ、２］−ｃが生成
した。その後、ソース２６ａ、ドレイン２６ｃとなる部
分にＰ型不純物を拡散した。 さらに、第２のゲート電極８１を形成した。下部のゲー
ト電極２２と第２のゲート電極８１は、電気的に接続し
た。 この薄膜１−ランジスタの電流電圧特性す測定したとこ
ろ、実施例２のトランジスタに比べても、２倍大きいド
レイン電流を得られる短チヤネルトランジスタであるこ
とが確認できた。
の断面概略図である。ｐ型シリコン基板２０の一部にゲ
ート電極２２となる拡散層をＰのイオン打ち込みにより
形成し、その上に２０ｎｍの厚みのゲート絶縁膜２８を
熱酸化により形成した。ゲート絶縁膜２８の上にｐ型多
結晶シリコン層２７をＣＶＤ法により、厚み１１００ｎ
、輻約０．８μｍ、長さ約０．８μｍに形成し、その両
端にソース２６ａ及びドレイン２６ｂとなるｎ型拡散層
をＰのイオン打ち込みにより（ドーズ量５Ｘ１０″’／
ｃｍ”）形成した。 ついで、多結晶シリコン層２７を６５０℃でアニールし
たところ結晶成長して図に示すような結晶構造となった
。 この結晶構造を平面図で説明する。第４図はこの薄膜Ｍ
ＯＳトランジスタの平面概略図であり。 第３図は、第４図のＡ−Ａ’の断面図である。結晶粒界
２５がチャネルを構成する多結晶シリコン層２７を横切
るように結晶粒が成長している。 再び第３図に戻って説明する。多結晶シリコン層２７を
さらに１１００℃でアニールを施したところ、結晶粒界
２５に沿って、Ｓ ｉ ０２層２１ａが形成された。さ
らに、多結晶シリコン層２７を層間絶縁膜３６で覆い、
その一部に接続孔３７．３８を穿ち、ソース２６ａ及び
ドレイン２６ｂを配線層２９０．２９１に接続し、薄膜
ＭＯＳトランジスタを形成した。 第５図にこの薄膜ＭＯ８ｈラントランジスタ００℃のア
ニールを施したもののドレイン電流−ゲート電圧特性５
１と、施さなかったものの同特性５２を示した。１１０
０℃のアニールを施したトランジスタの閾値電圧はアニ
ールを施さないものに比べ０．３ｖ高くすることが出来
た。 実施例２ 第６図は、本発明の他の半導体装置の薄膜ＭＯＳトラン
ジスタの断面概略図である。ｎ型シリコン基板２０上に
、フィールド絶縁膜６４を形成し、ゲート電極２２とな
るｐ型拡散層とゲート絶縁膜２８を形成した。次いで、
フィールド絶縁膜６４の一部を開口し、ソース２６ａ、
ドレイン２６ｂに接続するｐ型拡散層６１１．６２１を
形成した。 次に、ｎ型非晶質２９３２層６６を被着した後、図のよ
うな形状に加工成形した。これを６５０℃で熱処理した
ところ、非晶質シリコン層６６の拡散層６１１，６２１
との界面から結晶化が始まり、結晶粒界２５を持つ、２
個の結晶粒からなるチャネル層を形成することが出来た
。そののち、１１５０℃で熱処理を施したところ、結晶
粒界２５の部分に、楔形の酸化物層２１が生成した。 その後、ソース２６ａ、ドレイン２６ｂを形成するため
、この部分にｐ型不純物を拡散してトランジスタを製造
した。 このトランジスタの特性を測定したところ、実施例１の
トランジスタに比べ、３倍大きいドレイン電流が得られ
る短チヤネルトランジスタであることが確認できた。 実施例３ 第７図は、本発明のさらに他の半導体装置の薄膜ＭＯ８
）ランジスタの断面概略図である。ｎ型シリコン基板２
０上に、フィールド絶縁膜６４を形成し、ゲート電極２
２となるＰ型拡散層とゲート絶縁膜２８を形成した。次
いで、フィールド絶縁膜６４の一部を開口し、ソース２
６ａ、ドレイン２６ｂに接続するｐ型拡散層６１１．６
２１を形成した。次に、ｎ型非晶質シリコン層６６を被
着した後、これを図のような形状に加工成形した。 これを６５０℃で熱処理したところ、非晶質シリコン層
６６の拡散層６１］、６２１との界面から結晶化が始ま
り、結晶粒界２５を持つ、２個の結晶粒からなるチャネ
ル層を形成することが出来た。 層間絶縁膜７９と、第２のゲート絶縁膜８０を形成して
から、１１５０℃で熱処理を施したところ、結晶粒界２
５の部分に、楔形の酸化物層２］、ｂ、２］−ｃが生成
した。その後、ソース２６ａ、ドレイン２６ｃとなる部
分にＰ型不純物を拡散した。 さらに、第２のゲート電極８１を形成した。下部のゲー
ト電極２２と第２のゲート電極８１は、電気的に接続し
た。 この薄膜１−ランジスタの電流電圧特性す測定したとこ
ろ、実施例２のトランジスタに比べても、２倍大きいド
レイン電流を得られる短チヤネルトランジスタであるこ
とが確認できた。
本発明による。多結晶シリコン薄膜トランジスタを用い
れば、チャネル長が極めて短い高性能のトランジスタを
形成できると共に、トランジスタを三次元的に積層して
形成できるので、極めて高集積、大容量の集積回路素子
を形成することができる。
れば、チャネル長が極めて短い高性能のトランジスタを
形成できると共に、トランジスタを三次元的に積層して
形成できるので、極めて高集積、大容量の集積回路素子
を形成することができる。
第１図は、本発明の半導体装置の薄膜トランジスタの断
面概略図、等価回路図及びドレイン電流−ゲート電圧特
性図、第２図は、従来の薄膜トランジスタのチャネル部
の断面図、第３図は、本発明の実施例１の薄膜ＭｏＳト
ランジスタの断面概略図、第４図は、その平面概略図、
第５図は、そのドレイン電流−ゲート電圧特性図、第６
図は、本発明の実施例２の薄膜ＭＯ８）−ランジスタの
断面概略図、第７図は、本発明の実施例３の薄膜Ｍ○Ｓ
トランジスタの断面概略図である。 ２０・・・Ｓｉ−基板 ２１．２１ｂ、２１ ｅ −酸化物層 ２１ ａ−５ｉ Ｏ，層 ２２．８１−・・ゲート
電極２３．２４・・・界面 ２５・・・結晶粒界２
６ａ・・・ソース ２６ｂ・・・ドレイン２７・
・・多結晶シリコン層 ２８．８０・・・ゲート絶縁膜 ３６．７９・・・層間絶縁膜 ３７．３８・・・接続孔 ６４・・・フィールド絶縁
膜６６・・・非晶質シリコン ２１０．２２０．２３０・・・トランジスタ２５０．２
６０．２７０・・・特性 ２９０．２９１・・・配線層 ６１１．６２］・・・ｐ型拡散層 ２７−−−−−シ紺品シリコレ層
面概略図、等価回路図及びドレイン電流−ゲート電圧特
性図、第２図は、従来の薄膜トランジスタのチャネル部
の断面図、第３図は、本発明の実施例１の薄膜ＭｏＳト
ランジスタの断面概略図、第４図は、その平面概略図、
第５図は、そのドレイン電流−ゲート電圧特性図、第６
図は、本発明の実施例２の薄膜ＭＯ８）−ランジスタの
断面概略図、第７図は、本発明の実施例３の薄膜Ｍ○Ｓ
トランジスタの断面概略図である。 ２０・・・Ｓｉ−基板 ２１．２１ｂ、２１ ｅ −酸化物層 ２１ ａ−５ｉ Ｏ，層 ２２．８１−・・ゲート
電極２３．２４・・・界面 ２５・・・結晶粒界２
６ａ・・・ソース ２６ｂ・・・ドレイン２７・
・・多結晶シリコン層 ２８．８０・・・ゲート絶縁膜 ３６．７９・・・層間絶縁膜 ３７．３８・・・接続孔 ６４・・・フィールド絶縁
膜６６・・・非晶質シリコン ２１０．２２０．２３０・・・トランジスタ２５０．２
６０．２７０・・・特性 ２９０．２９１・・・配線層 ６１１．６２］・・・ｐ型拡散層 ２７−−−−−シ紺品シリコレ層
Claims (1)
- 【特許請求の範囲】 １、シリコン基板に設けられたゲート電極と、該ゲート
電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上
に設けられた多結晶シリコン層とを有し、該多結晶シリ
コン層に、電界効果トランジスタのソース及びドレイン
を構成する拡散層とチャネルとを設けた半導体装置にお
いて、上記チャネルを構成する多結晶シリコン層の結晶
粒の１個のみが、上記ソースを構成する拡散層に接続し
、該結晶粒の他の１個のみが上記ドレインを構成する拡
散層に接続し、該多結晶シリコン層の厚さは、その結晶
粒界が上記ゲート絶縁膜に接する部分で薄いことを特徴
とする半導体装置。 ２、シリコン基板に設けられたゲート電極と、該ゲート
電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上
に設けられた多結晶シリコン層とを有し、該多結晶シリ
コン層に、電界効果トランジスタのソース及びドレイン
を構成する拡散層とチャネルとを設けた半導体装置にお
いて、上記チャネルを構成する多結晶シリコン層の結晶
粒の少なくとも１個は該チャネルを横断して配置され、
該多結晶シリコン層の結晶粒界が上記ゲート絶縁膜に接
する部分の該多結晶シリコン層の厚さが薄いことを特徴
とする半導体装置。 ３、請求項１又は２記載の半導体装置において、上記チ
ャネルを構成する多結晶シリコンが２個の結晶粒からな
ることを特徴とする半導体装置。 ４、請求項１、２又は３記載の半導体装置において、上
記チャネルを構成する多結晶シリコン層の上に設けられ
た第２のゲート絶縁膜と、該第２のゲート絶縁膜の上に
設けられ、上記ゲート電極と電気的に接続される第２の
ゲート電極とを有することを特徴とする半導体装置。 ５、請求項４記載の半導体装置において、上記第２のゲ
ート絶縁膜は、上記チャネルを構成する多結晶シリコン
層の結晶粒界に接する部分が他の部分よりも厚いことを
特徴とする半導体装置。 ６、請求項１から５のいずれかに記載の半導体装置にお
いて、上記チャネルを構成する多結晶シリコン層の結晶
粒界及びその近傍は、上記ソース及びドレインを構成す
る不純物と反対導電型の不純物の濃度が該結晶粒界及び
その近傍以外の部分よりも高いことを特徴とする半導体
装置。 ７、シリコン基板に設けられたゲート電極上にゲート絶
縁膜を形成する工程、該ゲート絶縁膜の少なくとも２個
所の部分をエッチングし、該基板を露出させる工程、該
ゲート絶縁膜上に、該２個所の部分を少なくとも覆うパ
ターンの非晶質シリコンを形成する工程、該非晶質シリ
コンを、該２個所の部分から結晶化させ、非晶質シリコ
ンのパターンを横断する結晶粒界を有し、少なくとも２
個の結晶粒を有する多結晶シリコンとする工程及び該多
結晶シリコンの該結晶粒界を含む部分をチャネルとし、
その両端にソース及びドレインを構成する拡散層を形成
する工程を有し、請求項１から６までのいずれかに記載
の半導体装置を製造することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13715690A JPH0432264A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13715690A JPH0432264A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432264A true JPH0432264A (ja) | 1992-02-04 |
Family
ID=15192130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13715690A Pending JPH0432264A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767531A (en) * | 1994-08-29 | 1998-06-16 | Sharp Kabushiki Kaisha | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus |
| US6890766B2 (en) | 1999-03-17 | 2005-05-10 | International Business Machines Corporation | Dual-type thin-film field-effect transistors and applications |
| JP2015159168A (ja) * | 2014-02-24 | 2015-09-03 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-05-29 JP JP13715690A patent/JPH0432264A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767531A (en) * | 1994-08-29 | 1998-06-16 | Sharp Kabushiki Kaisha | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus |
| US6890766B2 (en) | 1999-03-17 | 2005-05-10 | International Business Machines Corporation | Dual-type thin-film field-effect transistors and applications |
| JP2015159168A (ja) * | 2014-02-24 | 2015-09-03 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
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