JPS61150278A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS61150278A JPS61150278A JP27170884A JP27170884A JPS61150278A JP S61150278 A JPS61150278 A JP S61150278A JP 27170884 A JP27170884 A JP 27170884A JP 27170884 A JP27170884 A JP 27170884A JP S61150278 A JPS61150278 A JP S61150278A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
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- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は多結晶Ｓｉを用いた薄膜トランジスタｉこ関す
る。
る。
近時、液晶□表示装置等の平面型ディスプレイ等を製作
する場合には′、薄膜トランジスタをスイッチの働きと
して各画素に設けて多数の画素をマトリックス１駆動に
より選択するアクティブ・マトリックス方式が注目され
ている。このようなアクティブ・マトリックス方式を行
なう際の薄膜トランジスタを構成゛する半導体材料とし
ては多結晶Ｓｉが挙げられる。どの多結晶Ｓｉを用いた
薄膜トランジスタは、プロセス的には集積゛回路で培わ
れてきたプロセスを利用することができ、またキャリア
の移り度が大きいため高速動作やトランジスタ寸法の微
細化が可能である等の特徴を有している。
する場合には′、薄膜トランジスタをスイッチの働きと
して各画素に設けて多数の画素をマトリックス１駆動に
より選択するアクティブ・マトリックス方式が注目され
ている。このようなアクティブ・マトリックス方式を行
なう際の薄膜トランジスタを構成゛する半導体材料とし
ては多結晶Ｓｉが挙げられる。どの多結晶Ｓｉを用いた
薄膜トランジスタは、プロセス的には集積゛回路で培わ
れてきたプロセスを利用することができ、またキャリア
の移り度が大きいため高速動作やトランジスタ寸法の微
細化が可能である等の特徴を有している。
従来、多結晶Ｓｉを用いた薄膜トランジスタでは第３図
に示すようなものがある。この薄膜トランジスタは、単
結晶Ｓｉにおけるプレーナ型ＭＯ８ＦＥＴのプロセスが
利用されている。すなわち、ガラス基板（２）上の一部
ζこ多結晶Ｓｉ膜（４）を形成し、この多結晶Ｓ ｉ
１ｌｉＪ （４）内にイオン注入番こよってソース・ド
レイン領域（６） 、 （８）を形成する。従ってＮチ
ャネルＦＥＴではＮ 領域、ＰチャネルＦＥＴではＰ十
領域を形成する。その後、ゲート絶縁膜００）及び絶縁
膜（１２）を介してゲート電極（１４）及びソース電極
（１６）、ドレイン電極（１８）を形成するものである
。ソース・ドレイン領域（６） 、 （８）の形成を熱
拡散によらずイオン注入により行なうのは、基板（２）
として石英に比べて非常に安価であるが耐熱温度が５０
０〜６００℃以下と低いガラスを用いたいためであり、
またプレーナ型トランジスタのソース・ドレイン領域の
形成はイオン注入によらなければならないからである。
に示すようなものがある。この薄膜トランジスタは、単
結晶Ｓｉにおけるプレーナ型ＭＯ８ＦＥＴのプロセスが
利用されている。すなわち、ガラス基板（２）上の一部
ζこ多結晶Ｓｉ膜（４）を形成し、この多結晶Ｓ ｉ
１ｌｉＪ （４）内にイオン注入番こよってソース・ド
レイン領域（６） 、 （８）を形成する。従ってＮチ
ャネルＦＥＴではＮ 領域、ＰチャネルＦＥＴではＰ十
領域を形成する。その後、ゲート絶縁膜００）及び絶縁
膜（１２）を介してゲート電極（１４）及びソース電極
（１６）、ドレイン電極（１８）を形成するものである
。ソース・ドレイン領域（６） 、 （８）の形成を熱
拡散によらずイオン注入により行なうのは、基板（２）
として石英に比べて非常に安価であるが耐熱温度が５０
０〜６００℃以下と低いガラスを用いたいためであり、
またプレーナ型トランジスタのソース・ドレイン領域の
形成はイオン注入によらなければならないからである。
しかしながらこのようなイオン注入ｌこよる方法は平面
型ディスプレイ装置の大面積化を図るには装置規模の間
頌があり適して゛いなムと考えられ、熱的問題のない他
の方法が必要とされる。
型ディスプレイ装置の大面積化を図るには装置規模の間
頌があり適して゛いなムと考えられ、熱的問題のない他
の方法が必要とされる。
また以上のような多結晶Ｓｉを用いた薄膜トランジスタ
にはもう一つの問題が存在する。すなわち、スイッチオ
フ時のリーク′屯流の問題である。
にはもう一つの問題が存在する。すなわち、スイッチオ
フ時のリーク′屯流の問題である。
例えば、第３図に示すようなｎチャネル多結晶Ｓｉ薄膜
トランジスタのドレイン電流（ＩＤ）−ゲート電圧（Ｖ
Ｇｓ）特性を測定したところ第４図に示すような特性図
となる。この特性図から明らかであ゛るが、ゲート電圧
をスレシホールド電圧よりさらに低くしていくとドレイ
ン電流が一旦減少してから再び増加するという特性（■
型オフ特性と呼ばれる）が得られることになる。このよ
うな特性の薄膜トランジスタをディスプレイ装置の周辺
の例えばシフトレジスタ等のディジタル駆動回路として
用いる場合は大きな問題はないが、上述の如きマトリッ
クス駆動により選択する各画素のスイッチング素子とし
て用いる場合にはスイッチオフ時にリーク電流が発生す
る場合があるため表示装置の表示むらを発生させたり、
オフ時のゲート電圧の、規定マージンを著しく減少させ
てしまうことになる。また従来の多結晶Ｓｉ薄膜トラン
ジスタではオフ電流が大き過ぎ、そのため駆動できる画
素数が多くとれず、ディスプレイ、装！の大面積化、高
精細化を阻む傾向にあった。
トランジスタのドレイン電流（ＩＤ）−ゲート電圧（Ｖ
Ｇｓ）特性を測定したところ第４図に示すような特性図
となる。この特性図から明らかであ゛るが、ゲート電圧
をスレシホールド電圧よりさらに低くしていくとドレイ
ン電流が一旦減少してから再び増加するという特性（■
型オフ特性と呼ばれる）が得られることになる。このよ
うな特性の薄膜トランジスタをディスプレイ装置の周辺
の例えばシフトレジスタ等のディジタル駆動回路として
用いる場合は大きな問題はないが、上述の如きマトリッ
クス駆動により選択する各画素のスイッチング素子とし
て用いる場合にはスイッチオフ時にリーク電流が発生す
る場合があるため表示装置の表示むらを発生させたり、
オフ時のゲート電圧の、規定マージンを著しく減少させ
てしまうことになる。また従来の多結晶Ｓｉ薄膜トラン
ジスタではオフ電流が大き過ぎ、そのため駆動できる画
素数が多くとれず、ディスプレイ、装！の大面積化、高
精細化を阻む傾向にあった。
〔発明の目的〕 。
本発明は上記の問題点に鑑みてなされたもので、熱拡散
等の高温処理に適さないガラス等の基板を用い、でも十
分大面積のマトリックス構成を実現することができ、し
かもオフ時のリーク電流が低減さ１れた多１結晶８１薄
膜トランビスタを提供することを目的とする。
等の高温処理に適さないガラス等の基板を用い、でも十
分大面積のマトリックス構成を実現することができ、し
かもオフ時のリーク電流が低減さ１れた多１結晶８１薄
膜トランビスタを提供することを目的とする。
〔−発、明の概要〕 、
本発明はゲート電極とソース及びドレイン領域とが不純
物濃度の低い多結５晶Ｓｉ膜を間に挟んで対向するよう
構成したＭ、ＩＳ電界効果形の薄膜トランジス、夕を得
るものである。
物濃度の低い多結５晶Ｓｉ膜を間に挟んで対向するよう
構成したＭ、ＩＳ電界効果形の薄膜トランジス、夕を得
るものである。
本発明によれば多結晶Ｓｉを用いたスタッガ型の薄膜ト
ランジスタを得ることができ、そのため基板に影響があ
る高温熱処理や大面積化に問題があるイオン注入等の技
術を用いなくとも良く、シかも単に積層形成することに
よりオフ時のリーク電流が低減された多結晶Ｓｉの薄膜
トランジスタを得ることができる。
ランジスタを得ることができ、そのため基板に影響があ
る高温熱処理や大面積化に問題があるイオン注入等の技
術を用いなくとも良く、シかも単に積層形成することに
よりオフ時のリーク電流が低減された多結晶Ｓｉの薄膜
トランジスタを得ることができる。
以下第１図、第２図を参照して本発明の詳細な説明する
。第１図は一実施例を示すものでありこの薄膜トランジ
・スタは基板（２０）上でゲート磁極（２２）とソース
電極（２４）及びドレイン電極（２６）が多結晶Ｓｉ膜
（２８）を間に挟んで対向するような構造となっており
、さらにこの多結晶Ｓｉ膜（２８）は不純物濃度の低い
ものからなりでいる。すなわち、例えばバリウムホウケ
イ酸系のガラスからなる基板（２０）上１に先ず−１例
えばＣｒＳｉ０．からなるソース電極＜２４） 、ドレ
イン電極（２６）が形成されており、このソース電極（
２４）及びドレイン電極（２６）の各電極上にソース領
域、ドレイン領域をを形成するために、例えばＡｓ、Ｓ
ｂ、Ｐ或いはＢ。
。第１図は一実施例を示すものでありこの薄膜トランジ
・スタは基板（２０）上でゲート磁極（２２）とソース
電極（２４）及びドレイン電極（２６）が多結晶Ｓｉ膜
（２８）を間に挟んで対向するような構造となっており
、さらにこの多結晶Ｓｉ膜（２８）は不純物濃度の低い
ものからなりでいる。すなわち、例えばバリウムホウケ
イ酸系のガラスからなる基板（２０）上１に先ず−１例
えばＣｒＳｉ０．からなるソース電極＜２４） 、ドレ
イン電極（２６）が形成されており、このソース電極（
２４）及びドレイン電極（２６）の各電極上にソース領
域、ドレイン領域をを形成するために、例えばＡｓ、Ｓ
ｂ、Ｐ或いはＢ。
ＡＪのいずれかからなる不純物を混入した半導体層（３
０） が形成されている。さらにソース’ｃｌｉｔ
極（２４）とドレイン電極（２６）との間の基板（２０
）上及び半導体ＩＩ （２８）上には不純物濃度の低い
多結晶Ｓｉ膜（２８）が形成されており、この多結晶Ｓ
１膜（２８）上には絶縁膜（３２）を介してデート電極
（２２）が形成されている。すなわちＭ Ｉ Ｓ （Ｍ
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１−ｃｏｎｄｕ
ｃｔｏｒ） 電界効果形となっている。
０） が形成されている。さらにソース’ｃｌｉｔ
極（２４）とドレイン電極（２６）との間の基板（２０
）上及び半導体ＩＩ （２８）上には不純物濃度の低い
多結晶Ｓｉ膜（２８）が形成されており、この多結晶Ｓ
１膜（２８）上には絶縁膜（３２）を介してデート電極
（２２）が形成されている。すなわちＭ Ｉ Ｓ （Ｍ
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１−ｃｏｎｄｕ
ｃｔｏｒ） 電界効果形となっている。
図示のような構造とすることによりソース、ドレイン領
域形成のための高温ｌこよる熱拡散やイオン注入を行な
う必要がなくなり、早番こ不純物を混入した半導体層（
３０）を堆積させることにより実現することができる。
域形成のための高温ｌこよる熱拡散やイオン注入を行な
う必要がなくなり、早番こ不純物を混入した半導体層（
３０）を堆積させることにより実現することができる。
またソース、ドレイン領域の形成方法としては半導体１
ｍ （３０）を堆積させる方法以外にソース電極（２４
）及びドレイン電極（２６）に不純物を混入させて拡散
によって形成することもできる。電極に不純物を混入さ
せる方法としては、プラズマＣＶＤ或いは光Ｃ・ＶＤに
より原料ガス中にドーピングガスを混入して形成しても
良いし、また蒸着により不純物を混入蒸着させても良い
。
ｍ （３０）を堆積させる方法以外にソース電極（２４
）及びドレイン電極（２６）に不純物を混入させて拡散
によって形成することもできる。電極に不純物を混入さ
せる方法としては、プラズマＣＶＤ或いは光Ｃ・ＶＤに
より原料ガス中にドーピングガスを混入して形成しても
良いし、また蒸着により不純物を混入蒸着させても良い
。
またさら番ここの半導体＠ （３０）は、ソース’に％
（２４）。
（２４）。
ドレイン電極（２６）の電極材料の選択により独自の形
成を省略することもできる。すなわち、ソース電１（２
４）、 ドレイン電′＄１（２６）を、例えばプラチ
ナシリサイド（ＰｔＳｉ）とすればＰチャネルに対する
オーミックが得られＰチャネルトランジスタを形成する
ことができる。
成を省略することもできる。すなわち、ソース電１（２
４）、 ドレイン電′＄１（２６）を、例えばプラチ
ナシリサイド（ＰｔＳｉ）とすればＰチャネルに対する
オーミックが得られＰチャネルトランジスタを形成する
ことができる。
ゲート電極（２２））こ′電圧を印加して形成されるチ
ャネルは図中の破線で囲むゲート側領域（３４）で示さ
れる。また多結晶Ｓｉ膜（２８）の不純物濃度の低い領
域の厚さは数千へであり、トランジスタのオン時の電流
を制限するなどの抵抗分にならない。
ャネルは図中の破線で囲むゲート側領域（３４）で示さ
れる。また多結晶Ｓｉ膜（２８）の不純物濃度の低い領
域の厚さは数千へであり、トランジスタのオン時の電流
を制限するなどの抵抗分にならない。
このような薄膜トランジスタのＩＤ−ＶＧｓ特性を調べ
たところ第２図に示すようにオフ電流が１桁以上減少し
またゲート電圧を低くした場合もドレイン電流が再増加
するという現象はなくなる。またＩＤ−ＶＧｓ特性での
非オーミツク性も見られず良好なＩＤ−ＶＧｓ特性が得
られる。さらに多結晶Ｓｉ薄膜トランジスタの構造を第
１図に示すようｌこすることにより、この薄膜トランジ
スタをマトリックス配列して大面積化、高精細化を図る
場曾でも熱拡散、イオン注入を行なうことなく容易に実
現することができる。尚、ドレイン電流の再増加現象を
防ぐには多結晶８１膜の抵抗率を１０５Ω・ｃｍ以上で
、膜厚を３０００Ａ以上とすれば戻＜、また多結晶Ｓｉ
の高速性を維持するためにはこの膜厚は２μｍ以下であ
れば良い。
たところ第２図に示すようにオフ電流が１桁以上減少し
またゲート電圧を低くした場合もドレイン電流が再増加
するという現象はなくなる。またＩＤ−ＶＧｓ特性での
非オーミツク性も見られず良好なＩＤ−ＶＧｓ特性が得
られる。さらに多結晶Ｓｉ薄膜トランジスタの構造を第
１図に示すようｌこすることにより、この薄膜トランジ
スタをマトリックス配列して大面積化、高精細化を図る
場曾でも熱拡散、イオン注入を行なうことなく容易に実
現することができる。尚、ドレイン電流の再増加現象を
防ぐには多結晶８１膜の抵抗率を１０５Ω・ｃｍ以上で
、膜厚を３０００Ａ以上とすれば戻＜、また多結晶Ｓｉ
の高速性を維持するためにはこの膜厚は２μｍ以下であ
れば良い。
次に、本発明の他の実施例を第１図（ｂ）を参照して説
明する。この多結晶Ｓｉ薄膜トランジスタは第１図（ａ
）のものに対してゲート電極とソース・ドレイン電極の
位置関係を逆転させたものであり。
明する。この多結晶Ｓｉ薄膜トランジスタは第１図（ａ
）のものに対してゲート電極とソース・ドレイン電極の
位置関係を逆転させたものであり。
不純物濃度の低い多結晶Ｓｉ膜（２Ｂ）を間に挾んで基
板（２０）側にゲート電極（２２）とゲート絶縁膜（３
２）が形成されており、基板（２ｏ）と反対側にソース
・ドレイン電極（２４）、（２６）が形成されている。
板（２０）側にゲート電極（２２）とゲート絶縁膜（３
２）が形成されており、基板（２ｏ）と反対側にソース
・ドレイン電極（２４）、（２６）が形成されている。
各部は第１図（ａ）のものと同様であり、同一部分には
同一番号を付している。このような構造ではチャネル領
域（３４）が多結晶Ｓｉ嘆成長初期にあるため粒径が小
さくそのため移動度が低くなる虞れが多少あるが、液晶
のアクティブマトリックスエレメントのように電流を多
く必要としないものには十分利用できる。
同一番号を付している。このような構造ではチャネル領
域（３４）が多結晶Ｓｉ嘆成長初期にあるため粒径が小
さくそのため移動度が低くなる虞れが多少あるが、液晶
のアクティブマトリックスエレメントのように電流を多
く必要としないものには十分利用できる。
またこの構造では絶縁膜（３２）、半導体膜（３ｏ）を
連続的に堆積できるので界面の汚れや酸化を防止するこ
とができるなどの利点を有する。尚、この構造において
も第２図１こ示すような良好ｑＩＤ−ＶＧｓ特性を得る
ことができる。
連続的に堆積できるので界面の汚れや酸化を防止するこ
とができるなどの利点を有する。尚、この構造において
も第２図１こ示すような良好ｑＩＤ−ＶＧｓ特性を得る
ことができる。
第１図は本発明の実施例を示す図、第２図は本発明に係
る薄膜トランジスタの特性図、第３図及び第４図は従来
例を説明するための図である。 ２０・・・基板、２２・・・ゲート電極、２４・・・ソ
ース電極、２６・・・ドレイン電極、２８・・・不純物
濃度の低い多結晶Ｓｉ膜、３０・・・半導体層、３２・
・・ゲート絶縁膜 代理人弁理士 則 近 憲 佑（ほか１名）−一」【
、へＩｉｐ礪
る薄膜トランジスタの特性図、第３図及び第４図は従来
例を説明するための図である。 ２０・・・基板、２２・・・ゲート電極、２４・・・ソ
ース電極、２６・・・ドレイン電極、２８・・・不純物
濃度の低い多結晶Ｓｉ膜、３０・・・半導体層、３２・
・・ゲート絶縁膜 代理人弁理士 則 近 憲 佑（ほか１名）−一」【
、へＩｉｐ礪
Claims (6)
- （１）多結晶Ｓｉを使用したＭＩＳ電界効果薄膜トラン
ジスタに於いて、ゲート電極とソース及びドレイン領域
とが不純物濃度の低い多結晶Ｓｉ膜を間に挟んで対向す
るように構成されていることを特徴とする薄膜トランジ
スタ。 - （２）前記不純物濃度の低い多結晶Ｓｉ膜とゲート電極
との間にゲート絶縁膜が形成されていることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタ。 - （３）前記ゲート電極は基板上に形成されていることを
特徴とする特許請求の範囲第１項記載の薄膜トランジス
タ。 - （４）前記ソース・ドレイン領域の基板上に形成されて
いることを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタ。 - （５）前記基板はバリウムホウケイ酸系のガラス基板か
らなることを特徴とする特許請求の範囲第１項記載の薄
膜トランジスタ。 - （６）前記多結晶Ｓｉ膜は抵抗率が１０＾５Ω・ｃｍ以
上で膜厚が３０００Å以上であることを特徴とする特許
請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271708A JP2635542B2 (ja) | 1984-12-25 | 1984-12-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271708A JP2635542B2 (ja) | 1984-12-25 | 1984-12-25 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150278A true JPS61150278A (ja) | 1986-07-08 |
| JP2635542B2 JP2635542B2 (ja) | 1997-07-30 |
Family
ID=17503734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271708A Expired - Lifetime JP2635542B2 (ja) | 1984-12-25 | 1984-12-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635542B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075746A (en) * | 1988-07-19 | 1991-12-24 | Agency Of Industrial Science And Technology | Thin film field effect transistor and a method of manufacturing the same |
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1984
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2635542B2 (ja) | 1997-07-30 |
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