JPS5914672A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜シリコン半導体層を有する薄膜トランジス
タの製造方法に関し、特にスタガ電極構造の薄膜トラン
ジスタの製造方法に関する。
タの製造方法に関し、特にスタガ電極構造の薄膜トラン
ジスタの製造方法に関する。
電極構造とコプレーナ電極□構造とが知られており、ス
タガ電極構造にもいくつかの形が知られている。
タガ電極構造にもいくつかの形が知られている。
第１図は従来のスタガ電極構造の薄膜トランジスタの一
例の断面図である。
例の断面図である。
このトランジスタは次のようにして製造される。
絶縁体基板１の上にゲート電極２を形成し、この基板上
に絶縁体層３として酸化シリコン膜を低圧プラズマ分解
法により形成する。次に、薄膜シリコン半導体層４とし
て非晶□質シリコン膜を低圧プラズマ分解法により形成
する。このシリコン半導体層４上にソース電極５とドレ
イン電極６とを所定め間隔をおいて形成することにより
スタガ電極構造の薄膜トランジスタ途作られる。このト
ランジスタの寸法の一例を示ｉと、チャンネル長は１０
μｍ、チャンネル幅は１００μｍ、非晶質シリコン膜厚
は５００ ｎｍ、 酸化シリコン膜厚はこのようにし
て製造し゛た薄膜トランジスタは、耐電圧性が低く、ゲ
ート電圧１０■、ドレイン・ソース間電圧ＬＯ■のオン
状態の電圧条件でも数％の割合で絶縁破壊を起す。絶縁
破壊を起さなかった素子は、オン状態でソース・ドレイ
゛ン間抵抗が１０６Ω以下、ゲート電圧０■、ソース・
ドレイン間電圧１０■のオフ状態で１０１０Ω以上と液
晶素子のスイッチングに満足できる値が得られるが、電
気的特性にドリフトやヒステリシスが大きいという問題
がある。また、ゲート電圧を１０．ｖとした場合、ゲー
ト電極からソース電極への漏洩電流が１０ ’Ａと高い
ものも多い。電気的特性のドリフトやヒステリシスは、
絶縁体膜番こ低圧プラズマ分解法による酸化シリコン膜
を用いたため、酸化シリコン膜と非晶質シリコン膜との
界面に界面準位が多く存在することによると考えられる
。また、漏洩電流が大きいことや耐絶縁性が低いことは
、絶縁体層を低圧プラズマ放電分解法により形成したた
め絶縁体膜中に水素が多く存在するのが原因と考えられ
る。
に絶縁体層３として酸化シリコン膜を低圧プラズマ分解
法により形成する。次に、薄膜シリコン半導体層４とし
て非晶□質シリコン膜を低圧プラズマ分解法により形成
する。このシリコン半導体層４上にソース電極５とドレ
イン電極６とを所定め間隔をおいて形成することにより
スタガ電極構造の薄膜トランジスタ途作られる。このト
ランジスタの寸法の一例を示ｉと、チャンネル長は１０
μｍ、チャンネル幅は１００μｍ、非晶質シリコン膜厚
は５００ ｎｍ、 酸化シリコン膜厚はこのようにし
て製造し゛た薄膜トランジスタは、耐電圧性が低く、ゲ
ート電圧１０■、ドレイン・ソース間電圧ＬＯ■のオン
状態の電圧条件でも数％の割合で絶縁破壊を起す。絶縁
破壊を起さなかった素子は、オン状態でソース・ドレイ
゛ン間抵抗が１０６Ω以下、ゲート電圧０■、ソース・
ドレイン間電圧１０■のオフ状態で１０１０Ω以上と液
晶素子のスイッチングに満足できる値が得られるが、電
気的特性にドリフトやヒステリシスが大きいという問題
がある。また、ゲート電圧を１０．ｖとした場合、ゲー
ト電極からソース電極への漏洩電流が１０ ’Ａと高い
ものも多い。電気的特性のドリフトやヒステリシスは、
絶縁体膜番こ低圧プラズマ分解法による酸化シリコン膜
を用いたため、酸化シリコン膜と非晶質シリコン膜との
界面に界面準位が多く存在することによると考えられる
。また、漏洩電流が大きいことや耐絶縁性が低いことは
、絶縁体層を低圧プラズマ放電分解法により形成したた
め絶縁体膜中に水素が多く存在するのが原因と考えられ
る。
第２図は従来のスタガ電極構造の薄膜トランジスタの他
の例の断面図である。
の例の断面図である。
このトランジスタは次のようにして製造される。
絶縁体基板１の上にソース電極５とドレイン電極６とを
所定間隔をおいて形成し、全表面にシリコン半導体層４
．絶縁体層３を順次形成し、その上にゲート電極２を形
成して薄膜トランジスタを形 。
所定間隔をおいて形成し、全表面にシリコン半導体層４
．絶縁体層３を順次形成し、その上にゲート電極２を形
成して薄膜トランジスタを形 。
成する。半導体層、絶縁体層の製法や膜厚、チャンネル
幅、チャンネル長などもすべて第１図に示した例と同じ
である。このようにして作成した薄膜トランジスタも第
１図に示した例と同様、電気的特性が満足できるもので
はなく、その理由も第１図こと示した例と同じであると
考えられる。低圧プラズマ法による絶縁体層の形成は、
それ以前に用いられていたスパッタ法、蒸着法、陽極酸
化法に比べて半導体層との界面におけ暮準位が少くなる
という利点を有するが、熱酸化膜に比してまだ界面準位
が多く、また水素を用いるため、トランジスタの特性が
その製造条件の微妙な変化の影響を受ける。一方、薄膜
トランジスタの動作ゲート電圧を低くするためには、絶
縁体層を薄くする必要がある。絶縁体層を薄くすると、
低圧プラズマ分解法による酸化シリコン膜は水素を含ん
でいるために、酸化シリコン膜の耐電圧性が低い、ゲー
ト電極からドレイン電極への漏洩電流が多くなるなど、
電気的特性を悪くするという欠点があった。
幅、チャンネル長などもすべて第１図に示した例と同じ
である。このようにして作成した薄膜トランジスタも第
１図に示した例と同様、電気的特性が満足できるもので
はなく、その理由も第１図こと示した例と同じであると
考えられる。低圧プラズマ法による絶縁体層の形成は、
それ以前に用いられていたスパッタ法、蒸着法、陽極酸
化法に比べて半導体層との界面におけ暮準位が少くなる
という利点を有するが、熱酸化膜に比してまだ界面準位
が多く、また水素を用いるため、トランジスタの特性が
その製造条件の微妙な変化の影響を受ける。一方、薄膜
トランジスタの動作ゲート電圧を低くするためには、絶
縁体層を薄くする必要がある。絶縁体層を薄くすると、
低圧プラズマ分解法による酸化シリコン膜は水素を含ん
でいるために、酸化シリコン膜の耐電圧性が低い、ゲー
ト電極からドレイン電極への漏洩電流が多くなるなど、
電気的特性を悪くするという欠点があった。
本発明の目的は、上記欠点を除去し１歩留りが高く、か
つ電気的特性の優れた絶縁体層をもつ薄膜トランジスタ
の製造方法を提供することにある。
つ電気的特性の優れた絶縁体層をもつ薄膜トランジスタ
の製造方法を提供することにある。
本発明の薄膜トランジスタの製造方法１モ絶縁体基板の
上にソース電極とドレイン電極とを所定゛間隔をおいて
形成する工程と、該ソース及びドレインの両電極を含む
前記絶縁体基板の全表面にシリコン半導体層を形成する
工程と、該シリコン半導体層の表面層を直接プラズマ窒
化して絶縁体層に変換する工程と、該絶縁体層の上にか
つ前記ソース電極とドレイン電極にまたがる位置にゲー
ト電極を形成する工程とを含んで構成される。
上にソース電極とドレイン電極とを所定゛間隔をおいて
形成する工程と、該ソース及びドレインの両電極を含む
前記絶縁体基板の全表面にシリコン半導体層を形成する
工程と、該シリコン半導体層の表面層を直接プラズマ窒
化して絶縁体層に変換する工程と、該絶縁体層の上にか
つ前記ソース電極とドレイン電極にまたがる位置にゲー
ト電極を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例を説明するための薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
絶縁体基板１としてバリウム硼珪酸ガラスを用いるが、
これに限定される訳ではなく、他の絶縁体の基板でも使
用できることはもちろんである。
これに限定される訳ではなく、他の絶縁体の基板でも使
用できることはもちろんである。
絶縁体基板１の上にソース電極５とドレイン電極６とを
所定間隔をおいて形成する。電極材料には通常アルミニ
ウムを用Ｇ゛るが、後の工程で基板温度を高くすること
がある場合にはモリブデン等の高融点金属を用いる。ソ
ース電極５．ドレイン電極６を含む基板全表面にシリコ
ン半導体層４を低圧プラズマ分解法により形成する。形
成条件の一例を示すと、アルゴンベース１ｏ％シラン及
び１０％酸素の混合ガスを流量１００ ｃｃ／ｍ１ｎ
、圧力０、３ ｔｏｒｒ、高周波電力５０Ｗ、基板温度
３００ ’Ｃである。これｌこより非晶質シリコン層４
が得られる。シリコン半導体層４はこのようにして作ら
れる非晶質に限定されず、多結晶シリコンであっても良
い。
所定間隔をおいて形成する。電極材料には通常アルミニ
ウムを用Ｇ゛るが、後の工程で基板温度を高くすること
がある場合にはモリブデン等の高融点金属を用いる。ソ
ース電極５．ドレイン電極６を含む基板全表面にシリコ
ン半導体層４を低圧プラズマ分解法により形成する。形
成条件の一例を示すと、アルゴンベース１ｏ％シラン及
び１０％酸素の混合ガスを流量１００ ｃｃ／ｍ１ｎ
、圧力０、３ ｔｏｒｒ、高周波電力５０Ｗ、基板温度
３００ ’Ｃである。これｌこより非晶質シリコン層４
が得られる。シリコン半導体層４はこのようにして作ら
れる非晶質に限定されず、多結晶シリコンであっても良
い。
次に、上記シリコン半導体層４を形成したプラズマ装置
の同じ容器内の同じ真空中において、シリコン半導体層
４の表面層を直接プラズマ窒化して窒化シリコンの絶縁
体層７を形成する。形成争件の一例を示すと、アンモニ
ア流量２００ ｃｃ／ｍｉｎ。
の同じ容器内の同じ真空中において、シリコン半導体層
４の表面層を直接プラズマ窒化して窒化シリコンの絶縁
体層７を形成する。形成争件の一例を示すと、アンモニ
ア流量２００ ｃｃ／ｍｉｎ。
圧力ｏ、５ｔｏｒｒ、高周波電力２ｋｗ、基板温度３０
０℃である。絶縁体層７の上にゲート電極７を形成する
。
０℃である。絶縁体層７の上にゲート電極７を形成する
。
以上のような方法によって製造した薄膜トランジスタは
、耐電圧性が高く、ゲート電圧３０Ｖ。
、耐電圧性が高く、ゲート電圧３０Ｖ。
ドレイン・ソース間電圧２０Ｖとした場合にも絶縁破壊
を起したものはなかった。試作した各素子。
を起したものはなかった。試作した各素子。
ともゲート電圧１０Ｖ、 ドレイン・ソース間電圧１
０Ｖのオン状態で１０６Ω以下のドレイン・ソース間抵
抗であり、ゲート電圧Ｏｖ、ドレイン・ソース間電圧１
０Ｖのオフ状態で１０１０Ω以上と液晶素子のスイッチ
ングに十分な値であった。また電気特性にドリフトやヒ
ステリシスが全く見られなかった。さらにゲート電圧を
２０Ｖとした場合でもゲート電極からソース電極への漏
洩電流は１’Ｑ−”Ａ以下であった。これは半導体膜を
直接プラズマ窒化して絶縁体膜を形成しているため、絶
縁体層と半導体層との界面付近の準位が少ないこと及び
絶縁体膜中に水素が入りにくいためと考えられる。
０Ｖのオン状態で１０６Ω以下のドレイン・ソース間抵
抗であり、ゲート電圧Ｏｖ、ドレイン・ソース間電圧１
０Ｖのオフ状態で１０１０Ω以上と液晶素子のスイッチ
ングに十分な値であった。また電気特性にドリフトやヒ
ステリシスが全く見られなかった。さらにゲート電圧を
２０Ｖとした場合でもゲート電極からソース電極への漏
洩電流は１’Ｑ−”Ａ以下であった。これは半導体膜を
直接プラズマ窒化して絶縁体膜を形成しているため、絶
縁体層と半導体層との界面付近の準位が少ないこと及び
絶縁体膜中に水素が入りにくいためと考えられる。
以上詳細に説明したように１本発明によれば、歩留りが
高くかつ耐電圧、漏洩電流など電気的特性の優れた絶縁
体層をもつ薄膜トランジスタを製造することのできる方
法が得られるのでその効果は大きい。
高くかつ耐電圧、漏洩電流など電気的特性の優れた絶縁
体層をもつ薄膜トランジスタを製造することのできる方
法が得られるのでその効果は大きい。
第１図は従来のスタガ電極構造の薄膜トランジスタの一
例の断面図、禎２図は従来のスタガ電極構造の薄膜トラ
ンジスタの他の例の断面図、第３図は本発明の一実施例
を説明するための薄膜トランジスタの断面図である。 １・・・・・・絶縁体基板％２・・・・・・ゲート電極
、３・・・・・・絶縁体層、４・・・・・・シリコン半
導体層、５・・・・・・ソース電極、６・・・・・・ド
レイン電極、７・・・・・・絶縁体層（窒化シリコン層
）。
例の断面図、禎２図は従来のスタガ電極構造の薄膜トラ
ンジスタの他の例の断面図、第３図は本発明の一実施例
を説明するための薄膜トランジスタの断面図である。 １・・・・・・絶縁体基板％２・・・・・・ゲート電極
、３・・・・・・絶縁体層、４・・・・・・シリコン半
導体層、５・・・・・・ソース電極、６・・・・・・ド
レイン電極、７・・・・・・絶縁体層（窒化シリコン層
）。
Claims (1)
- 絶縁体基板の上にソース電極とドレイン−極とを所定間
隔をおいて形成する工程と、該ソース及びドレインの両
電極を含む前記絶縁体基板の全表面にシリコン半導体層
を形成する工程と、該シリコン半導体層の表面層を直接
プラズマ窒化して絶縁体層に変換する工程と、該絶縁体
層の上にかつ前記ソース電極とドレイン電極にまたがる
位置にゲート電極を形成する工程とを含むことを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12386182A JPS5914672A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12386182A JPS5914672A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914672A true JPS5914672A (ja) | 1984-01-25 |
Family
ID=14871198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12386182A Pending JPS5914672A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150278A (ja) * | 1984-12-25 | 1986-07-08 | Toshiba Corp | 薄膜トランジスタ |
| JPH05263457A (ja) * | 1992-03-18 | 1993-10-12 | Asahi Concrete Works Co Ltd | 推進工法用ボックスカルバートの接続構造 |
| EP0766294A2 (en) * | 1995-09-29 | 1997-04-02 | Canon Kabushiki Kaisha | Thin film semiconducteur devices and methods of manufacturing the same |
-
1982
- 1982-07-16 JP JP12386182A patent/JPS5914672A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150278A (ja) * | 1984-12-25 | 1986-07-08 | Toshiba Corp | 薄膜トランジスタ |
| JPH05263457A (ja) * | 1992-03-18 | 1993-10-12 | Asahi Concrete Works Co Ltd | 推進工法用ボックスカルバートの接続構造 |
| EP0766294A2 (en) * | 1995-09-29 | 1997-04-02 | Canon Kabushiki Kaisha | Thin film semiconducteur devices and methods of manufacturing the same |
| EP0766294A3 (en) * | 1995-09-29 | 1998-03-04 | Canon Kabushiki Kaisha | Thin film semiconducteur devices and methods of manufacturing the same |
| KR100265871B1 (ko) * | 1995-09-29 | 2000-09-15 | 미다라이 후지오 | 반도체 장치와 그 제조방법 |
| US6214684B1 (en) | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
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