JPS60177676A - 薄膜トランジスタ素子およびその製造方法 - Google Patents
薄膜トランジスタ素子およびその製造方法Info
- Publication number
- JPS60177676A JPS60177676A JP3287184A JP3287184A JPS60177676A JP S60177676 A JPS60177676 A JP S60177676A JP 3287184 A JP3287184 A JP 3287184A JP 3287184 A JP3287184 A JP 3287184A JP S60177676 A JPS60177676 A JP S60177676A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- forming
- layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 27
- 238000000034 method Methods 0.000 description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 8
- 238000000354 decomposition reaction Methods 0.000 description 8
- 229910000077 silane Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ素子およびその製造方法、
特に寄生容量および漏洩電流の小さい薄のものが知られ
ている。これは絶縁性基板１の上に半導体層２、ソース
電極３とドレイン電極３′、ゲート絶縁層４、ゲート電
極５を順次積層して製造される。この薄膜トランジスタ
を液晶スイッチング用非線型素子として使用する場合、
たとえば周辺回路に従来の液晶駆動用ＩＣを使用するた
めには、動作電圧をｉｏｖ以下程度に低くする必要があ
る。これはゲート絶縁層の膜厚を、その誘電率にもよる
が、一般的に１０００Ｘ程度と薄くすることによって実
現できる。しかし、ゲート絶縁層を薄くすると、ゲート
電極とソース電極およびドレイン電極との間の寄生容量
が大きくなるという欠点があった。また、一方ソース電
極とドレイン電極膜厚は、抵抗値を下げるため１００Ｏ
Ｘ程度以上が好ましく、そのだめゲート絶縁膜が薄くな
ると、ソース電極とドレイン電極の端部の階段被覆が悪
くなシゲー）！極とソース電極およびドレイン電極との
間の漏洩電流が増加するという欠点があった。これらの
欠点を改善する方法の一例として第２図の構造のものが
知られている。これはゲート絶縁膜４の上にチャンネル
部を覆わないように、ソース電極３とドレイン電極３′
の上にさらに第２の絶縁膜６，６′を形成するものであ
る。このようにすると、ゲート電極５とソース電極３お
よびドレイン電極３′との間の絶縁膜厚が厚くなシ寄生
容量を小さくすることができる。しかしながら第２の絶
縁膜とソース電極およびドレイン電極との位置合わせが
困難であるという新たな欠点が生じ、またゲート絶縁膜
自体は薄くする必要があることからやはシ漏洩電流が多
いという欠点が残るものだった。また他の改善方法の一
例として特許願５７−１２３８６２の構造のものが知ら
れている。これは第３図に示したように、半導体層２の
表面層を直接プラズマ酸化してゲート絶縁膜４および７
を形成すると同時にソース電極およびドレイン電極の表
面層を直接陽極プラズマ酸化［７て第２の絶縁体層８，
８′を形成するものである。このようにするとゲート絶
縁膜４と第２の絶縁膜８，８′の膜厚を独立に制御でき
るので寄生容量と漏洩電流を共に防ぐことができる。し
かしながら、半導体層とソース電極およびドレイン電極
の材質がプラズマ酸化可能かどうかによって限定される
という欠点があった。
特に寄生容量および漏洩電流の小さい薄のものが知られ
ている。これは絶縁性基板１の上に半導体層２、ソース
電極３とドレイン電極３′、ゲート絶縁層４、ゲート電
極５を順次積層して製造される。この薄膜トランジスタ
を液晶スイッチング用非線型素子として使用する場合、
たとえば周辺回路に従来の液晶駆動用ＩＣを使用するた
めには、動作電圧をｉｏｖ以下程度に低くする必要があ
る。これはゲート絶縁層の膜厚を、その誘電率にもよる
が、一般的に１０００Ｘ程度と薄くすることによって実
現できる。しかし、ゲート絶縁層を薄くすると、ゲート
電極とソース電極およびドレイン電極との間の寄生容量
が大きくなるという欠点があった。また、一方ソース電
極とドレイン電極膜厚は、抵抗値を下げるため１００Ｏ
Ｘ程度以上が好ましく、そのだめゲート絶縁膜が薄くな
ると、ソース電極とドレイン電極の端部の階段被覆が悪
くなシゲー）！極とソース電極およびドレイン電極との
間の漏洩電流が増加するという欠点があった。これらの
欠点を改善する方法の一例として第２図の構造のものが
知られている。これはゲート絶縁膜４の上にチャンネル
部を覆わないように、ソース電極３とドレイン電極３′
の上にさらに第２の絶縁膜６，６′を形成するものであ
る。このようにすると、ゲート電極５とソース電極３お
よびドレイン電極３′との間の絶縁膜厚が厚くなシ寄生
容量を小さくすることができる。しかしながら第２の絶
縁膜とソース電極およびドレイン電極との位置合わせが
困難であるという新たな欠点が生じ、またゲート絶縁膜
自体は薄くする必要があることからやはシ漏洩電流が多
いという欠点が残るものだった。また他の改善方法の一
例として特許願５７−１２３８６２の構造のものが知ら
れている。これは第３図に示したように、半導体層２の
表面層を直接プラズマ酸化してゲート絶縁膜４および７
を形成すると同時にソース電極およびドレイン電極の表
面層を直接陽極プラズマ酸化［７て第２の絶縁体層８，
８′を形成するものである。このようにするとゲート絶
縁膜４と第２の絶縁膜８，８′の膜厚を独立に制御でき
るので寄生容量と漏洩電流を共に防ぐことができる。し
かしながら、半導体層とソース電極およびドレイン電極
の材質がプラズマ酸化可能かどうかによって限定される
という欠点があった。
本発明の目的は、前記欠点を除去し、製造方法が簡単で
寄生容量および漏洩電流の少ない低電圧駆動可能な薄膜
トランジスタ素子およびその製造方法を提供することに
ある。
寄生容量および漏洩電流の少ない低電圧駆動可能な薄膜
トランジスタ素子およびその製造方法を提供することに
ある。
本第１の発明によれば、少なくともドレイン電極および
ソース電極の上部のみを被覆する厚い絶縁膜を含むこと
を特徴とする薄膜トランジスタ素子が得られる。
ソース電極の上部のみを被覆する厚い絶縁膜を含むこと
を特徴とする薄膜トランジスタ素子が得られる。
本第２の発明によれば、少々くとも絶縁性基板上に半導
体層を形成する工程と、電極用金属を形成する工程と、
該電極用金属上に厚い絶縁膜を形成する工程と、前記絶
縁物および電極用金属を順次エツチングして上部のみを
絶縁膜で被覆したドレイン電極およびソース電極を形成
する工程と、ゲート絶縁膜を形成する工程と、ゲート電
極を形成する工程とを含むことを特徴とする薄膜トラン
ジスタ素子の製造方法が得られる。
体層を形成する工程と、電極用金属を形成する工程と、
該電極用金属上に厚い絶縁膜を形成する工程と、前記絶
縁物および電極用金属を順次エツチングして上部のみを
絶縁膜で被覆したドレイン電極およびソース電極を形成
する工程と、ゲート絶縁膜を形成する工程と、ゲート電
極を形成する工程とを含むことを特徴とする薄膜トラン
ジスタ素子の製造方法が得られる。
本第３の発明によれば、少なくとも絶縁基板上に電極用
金属を形成する工程と、該電極用金属上に厚い絶縁膜を
形成する工程と、前記絶縁膜および電極用金属を順次エ
ツチングして上部のみを絶縁膜で被覆したドレイン電極
およびソース電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程とを含むことを特徴とする薄膜トランジ
スタ素子の製造方法が得られる。
金属を形成する工程と、該電極用金属上に厚い絶縁膜を
形成する工程と、前記絶縁膜および電極用金属を順次エ
ツチングして上部のみを絶縁膜で被覆したドレイン電極
およびソース電極を形成する工程と、半導体層を形成す
る工程と、ゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程とを含むことを特徴とする薄膜トランジ
スタ素子の製造方法が得られる。
なお前記製造方法では、ドレイン電極およびソース電極
と半導体層がオーミック接触となるような中間層を形成
する工程を含んでも良い。
と半導体層がオーミック接触となるような中間層を形成
する工程を含んでも良い。
次に本発明を実施例をもって説明する。第４図は、本第
１の発明の薄膜トランジスタ素子の一実施例のものを製
造するだめの本第２の発明の製造方法の一実施例の工程
順の断面図で、第４図（ａ）に示すように絶縁ガラス基
板１上にアモルファスシリコン半導体層２をシランの低
圧グロー放電分解法によｆｉｏ、３μｍ形成し、オーミ
ック接触形成用にｎ＋アモルファスシリコン層９をホス
フィンを含むシランの低圧グロー放電分解法によｆｉｏ
、０１μｍ形成し、−極用金属３としてアルミを０．１
μｍ蒸着し、窒化シリコン絶縁体層６を窒素とシランの
低圧プラズマグロー放電分解法によ９１μｍ形成する。
１の発明の薄膜トランジスタ素子の一実施例のものを製
造するだめの本第２の発明の製造方法の一実施例の工程
順の断面図で、第４図（ａ）に示すように絶縁ガラス基
板１上にアモルファスシリコン半導体層２をシランの低
圧グロー放電分解法によｆｉｏ、３μｍ形成し、オーミ
ック接触形成用にｎ＋アモルファスシリコン層９をホス
フィンを含むシランの低圧グロー放電分解法によｆｉｏ
、０１μｍ形成し、−極用金属３としてアルミを０．１
μｍ蒸着し、窒化シリコン絶縁体層６を窒素とシランの
低圧プラズマグロー放電分解法によ９１μｍ形成する。
次に第４図（ｂ）に示すように半導体層２上の０．３μ
ｍ以上の厚さの絶縁体層６、金属電極３、オーミツク接
触形成用中間体層９を順次エツチングして上部のみ絶縁
膜で被覆したドレイン電極３およびソース電極３′を形
成する。
ｍ以上の厚さの絶縁体層６、金属電極３、オーミツク接
触形成用中間体層９を順次エツチングして上部のみ絶縁
膜で被覆したドレイン電極３およびソース電極３′を形
成する。
次に第４図（ｃ）に示すように、窒化シリコンゲート絶
縁膜４を窒素とシランの低圧プラズマグロー放電分解法
により０．１μｍ形成し、ゲートアルミ電極５を０．１
μｍ形成する。このようにして形成した薄膜トランジス
タは、ゲート電極５とドレイン電極３およびソース電極
３′との間の寄生容量および漏洩電流が少なぐかつ低電
圧駆動でき良好な特性を示した。これは、ドレイン電極
３およびソース電極３′の上部のみを被覆する絶縁膜６
，６′で被覆したため、ゲート絶縁膜４は０．１μｍと
薄いにもかかわらずゲート電極５とドレイン電極３およ
びソース電極３′の間の絶縁膜は０．４μｍと厚いため
である。
縁膜４を窒素とシランの低圧プラズマグロー放電分解法
により０．１μｍ形成し、ゲートアルミ電極５を０．１
μｍ形成する。このようにして形成した薄膜トランジス
タは、ゲート電極５とドレイン電極３およびソース電極
３′との間の寄生容量および漏洩電流が少なぐかつ低電
圧駆動でき良好な特性を示した。これは、ドレイン電極
３およびソース電極３′の上部のみを被覆する絶縁膜６
，６′で被覆したため、ゲート絶縁膜４は０．１μｍと
薄いにもかかわらずゲート電極５とドレイン電極３およ
びソース電極３′の間の絶縁膜は０．４μｍと厚いため
である。
第５図は本第１の発明の薄膜トランジスタ素子の他の実
施例のものを製造するだめの、本第３の発明の製造方法
の一実施例の工程ｊ１の断面図で、第５図（ａ）に示す
ように絶縁ガラス基板１上に、オーミック接触形成用に
ｎ＋アモルファスシリコン層９をホフフィンを含むシラ
ンの低圧グロー放電分解法によｆｉｏ、２μｍ形成し、
電極用金属３としてアルミを０．１μｍ形成し、窒化シ
リコン絶縁体層６を、窒素とシランの低圧プラズマグロ
ー放電分解法によシ０．３μｍ形成する。
施例のものを製造するだめの、本第３の発明の製造方法
の一実施例の工程ｊ１の断面図で、第５図（ａ）に示す
ように絶縁ガラス基板１上に、オーミック接触形成用に
ｎ＋アモルファスシリコン層９をホフフィンを含むシラ
ンの低圧グロー放電分解法によｆｉｏ、２μｍ形成し、
電極用金属３としてアルミを０．１μｍ形成し、窒化シ
リコン絶縁体層６を、窒素とシランの低圧プラズマグロ
ー放電分解法によシ０．３μｍ形成する。
次に第５図（ｂ）に示すように、絶縁体層６、金属を極
３、オーミック接触用中間体層９を順次エツチングして
上部のみを絶縁膜で被覆したドレイン電極３およびソー
ス電極３′を形成する。
３、オーミック接触用中間体層９を順次エツチングして
上部のみを絶縁膜で被覆したドレイン電極３およびソー
ス電極３′を形成する。
次に第５図（Ｃ）に示すように、アモルファスシリコン
半導体層２をシランの低圧グロー放電分解法によ、Ｄｏ
、３μｍ形成し、窒化シリコンゲート絶縁体層４を窒素
とシランの低圧グロー放電分解法によシ０．１μｍ形成
し、ゲートアルミ電極５を０．１μｍ形成する。このよ
うにして形成した薄膜トランジスタは、ゲート電極５と
ドレイン電極３およびソース電極３′との間の寄生容量
および漏洩電流が少なくかつ低電圧駆動でき良好な特性
を示した。
半導体層２をシランの低圧グロー放電分解法によ、Ｄｏ
、３μｍ形成し、窒化シリコンゲート絶縁体層４を窒素
とシランの低圧グロー放電分解法によシ０．１μｍ形成
し、ゲートアルミ電極５を０．１μｍ形成する。このよ
うにして形成した薄膜トランジスタは、ゲート電極５と
ドレイン電極３およびソース電極３′との間の寄生容量
および漏洩電流が少なくかつ低電圧駆動でき良好な特性
を示した。
以上詳細に説明したように本発明によれば、製造方法が
簡単で寄生容量および漏洩電流の少ない低電圧で駆動す
る薄膜トランジスタ素子を得ることができる。
簡単で寄生容量および漏洩電流の少ない低電圧で駆動す
る薄膜トランジスタ素子を得ることができる。
第１図、第２図、第３図はそれぞれ従来の薄膜トランジ
スタ素子の断面図、第４図（、）〜（Ｃ）、第５図（、
）〜（ｃ）はそれぞれ本発明による薄膜トランジスタ素
子の製造方法を工程順に説明するだめの断面図である。 ｌ・・・絶縁基板、２・・・半導体層、３．３’・・・
ドレイン・ソース電極、４・・・ゲート絶縁体層、５・
・・ゲート電極、６，６鵠絶縁膜、７．７’・・・半導
体層をプラズマ酸化して形成した絶縁膜、８，８’・・
・ドレイン・ソース電極を陽極プラズマ酸化して形成し
た絶縁膜、９・・・オーミック接触用の中間体層。 第１図 第２図 第４図 （αン （ｂン ぺ （Ｃ） 第５図 （Ｑ） （ｂ） （Ｃ）
スタ素子の断面図、第４図（、）〜（Ｃ）、第５図（、
）〜（ｃ）はそれぞれ本発明による薄膜トランジスタ素
子の製造方法を工程順に説明するだめの断面図である。 ｌ・・・絶縁基板、２・・・半導体層、３．３’・・・
ドレイン・ソース電極、４・・・ゲート絶縁体層、５・
・・ゲート電極、６，６鵠絶縁膜、７．７’・・・半導
体層をプラズマ酸化して形成した絶縁膜、８，８’・・
・ドレイン・ソース電極を陽極プラズマ酸化して形成し
た絶縁膜、９・・・オーミック接触用の中間体層。 第１図 第２図 第４図 （αン （ｂン ぺ （Ｃ） 第５図 （Ｑ） （ｂ） （Ｃ）
Claims (3)
- （１） 薄膜）ランジスタにおいて少なくともドレイン
電極およびソース電極の上部のみを被覆する厚い絶縁膜
が設けられていることを特徴とする薄膜トランジスタ素
子。 - （２）薄膜トランジスタの製造において少なくとも絶縁
基板上に半導体層を形成する工程と、電極用金属を形成
する工程と、該電極用金属上に厚い絶縁膜を形成する工
程と、前記絶縁物および電極用金属を順次エツチングし
て上部のみを絶縁膜で被覆したドレイン電極およびソー
ス電極を形成する工程と、ゲート絶縁膜を形成する工程
と、ゲート電極を形成する工程とを含むことを特徴とす
る薄膜トランジスタ素子の製造方法。 - （３）薄膜トランジスタの製造において少なくとも絶縁
基板上に電極用金属を形成する工程と、該電極用金属上
に厚い絶縁膜を形成する工程と、前記絶縁膜および電極
用金属を順次エツチングして上部のみを絶縁膜で被覆し
たドレイン電極およびソース電極を形成する工程と、半
導体層を形成する工程と、ゲート絶縁膜を形成する工程
と、ゲート電極を形成する工程とを含むことを特徴とす
る薄膜トランジスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287184A JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287184A JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177676A true JPS60177676A (ja) | 1985-09-11 |
| JPH0620136B2 JPH0620136B2 (ja) | 1994-03-16 |
Family
ID=12370924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287184A Expired - Lifetime JPH0620136B2 (ja) | 1984-02-23 | 1984-02-23 | 薄膜トランジスタ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620136B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823099A (ja) * | 1994-03-14 | 1996-01-23 | Natl Science Council Of Roc | 多結晶質薄膜トランジスターおよびその製造方法 |
| JP2008244027A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 有機トランジスタ及び有機トランジスタの製造方法 |
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2012069937A (ja) * | 2010-08-26 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012069938A (ja) * | 2010-08-26 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2017163152A (ja) * | 2011-01-26 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017204658A (ja) * | 2009-10-16 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1984
- 1984-02-23 JP JP3287184A patent/JPH0620136B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823099A (ja) * | 1994-03-14 | 1996-01-23 | Natl Science Council Of Roc | 多結晶質薄膜トランジスターおよびその製造方法 |
| JP2008244027A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 有機トランジスタ及び有機トランジスタの製造方法 |
| JP2017204658A (ja) * | 2009-10-16 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11837461B2 (en) | 2009-10-16 | 2023-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10777682B2 (en) | 2009-10-16 | 2020-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10074747B2 (en) | 2009-10-16 | 2018-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2016076725A (ja) * | 2010-07-30 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9559211B2 (en) | 2010-07-30 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2016026403A (ja) * | 2010-08-26 | 2016-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9257561B2 (en) | 2010-08-26 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012069938A (ja) * | 2010-08-26 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012069937A (ja) * | 2010-08-26 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2017163152A (ja) * | 2011-01-26 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018191010A (ja) * | 2011-01-26 | 2018-11-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620136B2 (ja) | 1994-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7517738B2 (en) | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor | |
| US5736750A (en) | MIS semiconductor device and method of fabricating the same | |
| US6537843B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPH0465548B2 (ja) | ||
| US4620208A (en) | High performance, small area thin film transistor | |
| KR0154817B1 (ko) | 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법 | |
| JPS60177676A (ja) | 薄膜トランジスタ素子およびその製造方法 | |
| JPS6146068B2 (ja) | ||
| US6656776B2 (en) | Thin film transistor and fabricating method thereof | |
| JP2592044B2 (ja) | 垂直形薄膜トランジスターの製造方法 | |
| JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| JPH03217059A (ja) | 薄膜トランジスタ | |
| JPS6430272A (en) | Thin film transistor | |
| JPH03185840A (ja) | 薄膜トランジスタ | |
| JPS62122171A (ja) | 薄膜トランジスタ | |
| KR950026042A (ko) | 적층 캐패시터 제조방법 | |
| JPH04302438A (ja) | 薄膜トランジスタ | |
| JPS5914672A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03233938A (ja) | 薄膜トランジスタの製造方法 | |
| JPS5914673A (ja) | 薄膜トランジスタの製造方法 | |
| WO1989009494A1 (en) | Gate dielectric for a thin film field effect transistor | |
| KR100247626B1 (ko) | 액정 표시 소자의 제조방법 | |
| JPH03246949A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH03171775A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS61136272A (ja) | 薄膜トランジスタの製造方法 |