JP2016076725A - 半導体装置 - Google Patents

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Abstract

【課題】不良を抑制しつつ微細化を達成する半導体装置の作製方法を提供することを目的の一とする。【解決手段】絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、を形成し、ソース電極上およびドレイン電極上にそれぞれ絶縁層を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上に導電層を形成し、導電層を覆うように絶縁膜を形成し、導電層におけるソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように絶縁膜を加工し、導電層の露出した領域をエッチングして、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法である。【選択図】図１

Description

発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用す
ることで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
ところで、酸化物半導体を用いたトランジスタにおいても、トランジスタの動作の高速化
、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微
細化を図ることが重要である。
しかし、その一方でトランジスタの微細化を図ることにより発生する不良が大きな問題と
なる。例えば、トランジスタの微細化を図ることにより生じる問題として、導電層を配線
や電極に加工する際に用いるマスクの位置がずれ、設計寸法通りにトランジスタを形成で
きなくなることが挙げられる。特にトップゲート型のトランジスタの作製においてゲート
電極を形成する際、酸化物半導体層上のソース電極とドレイン電極に挟まれた領域内にゲ
ート電極を形成することが好ましいが、トランジスタの微細化を図ることによって当該領
域は非常に狭くなるため、当該領域上にゲート電極を精確に形成することは困難になる。
また、ゲート電極と、酸化物半導体層上のソース電極とドレイン電極に挟まれた領域と、
が十分重畳するようにゲート電極を大きく形成すると、ゲート電極と当該トランジスタの
ソース電極またはドレイン電極とが余分に重畳し、寄生容量の増大を招く恐れがある。
酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比
較してオフ電流が小さいことが知られている。しかし、上述のようにゲート電極の位置が
ずれたり、トランジスタの寄生容量が増大すると、このようなオフ電流に代表される、酸
化物半導体を用いたトランジスタのトランジスタ特性が生かされず、一方で当該トランジ
スタを用いた半導体装置の性能や歩留まりを低下させることになる。
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成する半導体装置の作製
方法を提供することを目的の一とする。
開示する発明の一態様は、絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソ
ース電極およびドレイン電極と、ソース電極上の絶縁層と、ドレイン電極上の絶縁層と、
を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を
形成し、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するように、
ゲート絶縁層上に導電層を形成し、導電層を覆うように絶縁膜を形成し、導電層における
ソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように絶縁膜
を加工し、導電層の露出した領域をエッチングして、ソース電極とドレイン電極に挟まれ
た領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製
方法である。
上記において、ゲート電極のゲート絶縁層の最上面より上部は、ソース電極およびドレイ
ン電極とは重畳しないようにすることが好ましい。
開示する発明の他の一態様は、絶縁表面上に、酸化物半導体層と、酸化物半導体層と接す
るソース電極およびドレイン電極と、ソース電極上の絶縁層と、ドレイン電極上の絶縁層
と、を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁
層を形成し、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するよう
に、ゲート絶縁層上に導電層を形成し、ゲート絶縁層におけるソース電極またはドレイン
電極と重畳する領域の少なくとも一部が露出するように導電層を加工して、ソース電極と
ドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成
する半導体装置の作製方法である。
上記において、ゲート電極の上面がゲート絶縁層の最上面より低いことが好ましい。
また、ソース電極およびドレイン電極は、少なくとも酸化物半導体層の上面の一部と接す
るようにしても良いし、酸化物半導体層が、少なくともソース電極およびドレイン電極の
上面の一部と接するようにしてもよい。また、ゲート電極を形成する際に残存した導電層
の一部を加工して、配線を形成するようにしてもよい。また、ソース電極の端部とドレイ
ン電極の端部との間隔が１０ｎｍ以上２００ｎｍ以下であることが好ましい。
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
また、上記半導体装置において、半導体は酸化物半導体に限定されず、例えば、シリコン
、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等の非晶質
半導体、微結晶半導体、多結晶半導体または単結晶半導体などを用いる構成としても良い
。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明の一態様によって、微細化を図ったトランジスタにおいて、酸化物半導体層
上のソース電極とドレイン電極に挟まれた領域内にゲート電極を精確且つ容易に形成し、
且つゲート電極が、ソース電極およびドレイン電極と重畳することを防ぎ、寄生容量の増
大を抑制することができる。
このような効果により、微細化に伴う問題点が解消されることになるため、結果として、
トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に
小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大す
る。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型
化されるため、従来の半導体装置と同程度の大きさでさらに機能が高められた半導体装置
を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化
などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用
いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが
可能である。
このように、開示する発明の一態様によって、不良を抑制しつつ、微細化を達成する半導
体装置の作製方法を提供することができる。
半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図、平面図および回路図。 半導体装置の回路図。 電子機器の例。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図６を
用いて説明する。
図１乃至図３に、開示する発明の一態様に係る半導体装置の作製方法の例として、トラン
ジスタ２００の作製工程の断面図を示す。ここで、図２（Ｂ）に示すトランジスタ２００
は、基板１００上の、酸化物半導体層１０２、ソース電極１０４ａ、ドレイン電極１０４
ｂ、絶縁層１０６ａ、絶縁層１０６ｂ、ゲート絶縁層１０８およびゲート電極１１０ａを
含む。またゲート絶縁層１０８上に、ゲート電極１１０ａと同様の材料からなる配線１１
０ｃが形成されている。
ここで、トランジスタ２００のチャネル長（Ｌ）は１０ｎｍ以上２００ｎｍ以下とするの
が好ましく、より好ましくは２０ｎｍ以上１００ｎｍ以下とする。このようにトランジス
タの微細化を図り、チャネル長（Ｌ）を縮小することによりトランジスタの動作高速化お
よび低消費電力化を図ることができる。なお、本明細書中において、チャネル長（Ｌ）は
、ソース電極１０４ａの端部とドレイン電極１０４ｂの端部との間隔によって決定される
ものとする。
また、ゲート絶縁層１０８上に設けられたゲート電極１１０ａは、酸化物半導体層１０２
上のソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域の少なくとも一部と重畳
する。さらに、ゲート電極１１０ａにおいてゲート絶縁層１０８の最上面より上部がソー
ス電極１０４ａおよびドレイン電極１０４ｂと重畳しないようにすることが好ましい。こ
のような構成とすることにより、ゲート電極１１０ａを酸化物半導体層１０２上のソース
電極１０４ａとドレイン電極１０４ｂに挟まれた領域に精確に形成し、且つ寄生容量の増
大を抑制できるので、トランジスタ２００に設計通りのトランジスタ特性を有せしめるこ
とができる。なお、本明細書中において、ゲート絶縁層の最上面とは、ゲート絶縁層の上
面においてソース電極またはドレイン電極と重畳し、且つ基板に対して平行な面を指す。
また、ソース電極１０４ａ、ドレイン電極１０４ｂ、をテーパ形状とし、ゲート電極１１
０ａにおけるゲート絶縁層１０８の最上面より下部を逆テーパ形状とする場合、ゲート絶
縁層１０８の最上面より下部において、ゲート電極１１０ａの逆テーパ形状部分はソース
電極１０４ａおよびドレイン電極１０４ｂと重畳してもよい。その場合、当該箇所で、ゲ
ート電極１１０ａにおいてゲート絶縁層１０８の最上面より上部がソース電極１０４ａお
よびドレイン電極１０４ｂと重畳してもよい。
以下、図１（Ａ）乃至図１（Ｄ）、図２（Ａ）および図２（Ｂ）、図３（Ａ）および図３
（Ｂ）を用いて、図２（Ｂ）に示すトランジスタ２００の作製工程の一例について説明す
る。
まず、絶縁表面を有する基板１００上に、酸化物半導体層１０２と、酸化物半導体層１０
２と接するソース電極１０４ａおよびドレイン電極１０４ｂと、を形成する（図１（Ａ）
参照）。図１（Ａ）に示す構成においては、基板１００上に酸化物半導体層１０２を形成
した後に導電層を成膜し、当該導電層をエッチングして、酸化物半導体層１０２の上面の
一部と接するようにソース電極１０４ａおよびドレイン電極１０４ｂを形成する。
基板１００の材質等に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐
熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、
サファイア基板などを、基板１００として用いることができる。また、シリコンや炭化シ
リコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物
半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子
が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、例えば、可撓性基板上に直接的にトランジスタを作り込むことができる。
ここで、酸化物半導体層１０２を形成する前に基板１００上に下地絶縁層を形成しておく
のが好ましい。当該下地絶縁層は、後述するゲート絶縁層１０８と同様の材料および方法
で形成することができる。
酸化物半導体層１０２に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材
料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、
Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇ
ａ−Ｏ系の材料や、一元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚ
ｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよ
い。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウ
ム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わ
ない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、酸化物半導体層１０２は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから
選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇ
ａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
また、酸化物半導体層１０２の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸
化物半導体層１０２を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタが
ノーマリーオンとなってしまうおそれがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用タ
ーゲットを用いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットとしては、例えば、組成比とし
て、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物半導体成膜用
ターゲットを用いることができる。なお、酸化物半導体成膜用ターゲットの材料および組
成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２
［ｍｏｌ数比］の組成比の酸化物半導体成膜用ターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体成膜用ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％
以上９９．９％以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることに
より、成膜した酸化物半導体層を緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガ
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水などの不
純物の混入を防ぐために、水素、水などの不純物が十分に除去された高純度ガスを用いた
雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板１００を保持し、基板温度が、２００℃を超
えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃
以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水などの不純物が十分に除去された高純
度ガスを導入し、上記酸化物半導体成膜用ターゲットを用いて基板１００上に酸化物半導
体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポ
ンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いる
ことが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水などの不純物
（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成
膜した酸化物半導体層に含まれる水素、水などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体層に水素、水な
どの不純物が混入するおそれがあるため、基板１００を上述の温度で加熱することが好ま
しい。基板１００を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基
板は高温となるため、水素結合は熱により切断され、酸化物半導体層に取り込まれにくい
。したがって、基板１００が上述の温度で加熱された状態で、酸化物半導体層の成膜を行
うことにより、酸化物半導体層に含まれる水素、水などの不純物の濃度を十分に低減する
ことができる。また、スパッタリングによる損傷を軽減することができる。
なお、酸化物半導体層に含まれる水の含有量の測定法としては、昇温脱離分析法（ＴＤＳ
：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）が挙げられる。
例えば、室温から４００℃程度に温度を上げていくことにより、２００℃から３００℃程
度にかけて酸化物半導体層に含まれる水、水素、水酸基などの脱離を観測することができ
る。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、
直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率
１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、基板１００の表面に付着している粉状物質（パ
ーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を
印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、ア
ルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
このようにして形成された酸化物半導体層１０２に対して、熱処理を行ってもよい。熱処
理を行うことによって、酸化物半導体層１０２中に含まれる水素、水などの不純物をさら
に除去し、酸化物半導体層１０２の構造を整え、エネルギーギャップ中の欠陥準位を低減
することができる。
熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃
以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、
または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水素、
水などの不純物が含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入
する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％
）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１０２は大気に触
れさせず、水素、水などの不純物の混入が生じないようにする。
ところで、上述の熱処理には水素、水などの不純物を除去する効果があるから、当該熱処
理を、脱水化処理や脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化
物半導体層を成膜した後などのタイミングにおいて行うことも可能である。また、このよ
うな脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１０２に対して、酸素を供給する処理（酸素ドープ処理などとも呼
ぶ）を行うことが望ましい。酸素を供給する処理としては、酸素雰囲気における熱処理や
、酸素プラズマによる処理などがある。また、電界で加速した酸素イオンを照射して、酸
素を添加してもよい。
なお、酸素の添加をより好適に行うために、基板には電気的なバイアスを加えておいても
良い。
酸化物半導体層１０２に酸素ドープ処理を行うことにより、酸化物半導体層１０２中、酸
化物半導体層１０２界面近傍、または、酸化物半導体層１０２中および該界面近傍に酸素
を含有させることができる。この場合、酸素の含有量は、酸化物半導体層の化学量論比を
超える程度とするのが望ましい。
なお、酸素ドープ処理を行った酸化物半導体層１０２に熱処理を行っても良い。当該熱処
理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上６００℃以下、または
基板の歪み点未満とする。
当該熱処理により、酸素と酸化物半導体層中に含まれる水素との反応によって生成された
水、水酸化物（ＯＨ）などを酸化物半導体層から除去することができる。また、当該熱処
理によって、上述の酸素ドープ処理において酸化物半導体層１０２などに混入した水素な
ども除去することができる。熱処理は、水、水素などが十分に低減された窒素、酸素、超
乾燥空気（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測
定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下
、好ましくは１０ｐｐｂ以下の空気）、希ガス（アルゴン、ヘリウムなど）などの雰囲気
下で行えばよく、特に酸素を含む雰囲気で行うことが好ましい。また、熱処理装置に導入
する窒素、酸素、または希ガスの純度は、６Ｎ（９９．９９９９％）以上（即ち不純物濃
度を１ｐｐｍ以下）とするのが好ましく、７Ｎ（９９．９９９９９％）以上（即ち不純物
濃度を０．１ｐｐｍ以下）とすると、より好ましい。
なお、酸素ドープ処理のタイミングは、上記に限定されない。ただし、脱水化等を目的と
する熱処理以降に行うことが望ましい。
ソース電極１０４ａおよびドレイン電極１０４ｂは、酸化物半導体層１０２上にスパッタ
リング法や真空蒸着法などを用いて導電層を形成し、当該導電層を加工して形成する。こ
のようにソース電極１０４ａおよびドレイン電極１０４ｂを形成することにより、ソース
電極１０４ａおよびドレイン電極１０４ｂは、酸化物半導体層１０２の上面の一部と接す
ることになる。ソース電極１０４ａおよびドレイン電極１０４ｂの膜厚を厚くすると、そ
れぞれの電極およびその配線の抵抗を下げる効果があるのみならず、後述するように、ゲ
ート電極１１０ａを厚く形成することができるため、ゲート電極１１０ａの抵抗を下げる
ことにも効果がある。一方で、ゲート電極１１０ａとソース電極１０４ａおよびドレイン
電極１０４ｂとの間の寄生容量が大きくなる。したがって、ここで、ソース電極１０４ａ
およびドレイン電極１０４ｂの膜厚は、例えば、５０ｎｍ以上５００ｎｍ以下とする。
ここで形成されるソース電極１０４ａの端部とドレイン電極１０４ｂの端部との間隔によ
って、トランジスタのチャネル長（Ｌ）が決定されることになる。トランジスタのチャネ
ル長（Ｌ）は１０ｎｍ以上２００ｎｍ以下とするのが好ましく、より好ましくは２０ｎｍ
以上１００ｎｍ以下とする。
ソース電極１０４ａおよびドレイン電極１０４ｂに用いる導電層としては、例えば、アル
ミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素
を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリ
ブデン膜、窒化タングステン膜）等を用いることができる。ソース電極１０４ａおよびド
レイン電極１０４ｂは、単層構造としても良いし、積層構造としてもよい。また、アルミ
ニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タン
グステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデ
ン膜、窒化タングステン膜）を積層させた構成を用いても良い。
また、ソース電極１０４ａおよびドレイン電極１０４ｂに用いる導電層は、導電性の金属
酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、
酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３
−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）
またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層の加工は、所望の形状のマスクを導電層上に形成した後、当該導電層をエッチング
することによって行うことができる。上述のマスクは、レジストマスクなどを用いること
ができる。当該レジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレー
ザ光などを用いるとよい。
なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍ
と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて、レ
ジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度
も大きい。したがって、トランジスタのチャネル長（Ｌ）を微細化することが可能であり
、回路の動作速度を高めることができる。
また、いわゆる多階調マスクによって形成されたレジストマスクを用いてエッチング工程
を行ってもよい。多階調マスクを用いて形成されたレジストマスクは、複数の膜厚を有す
る形状となり、アッシングによってさらに形状を変形させることができるため、異なるパ
ターンに加工する複数のエッチング工程に用いることが可能である。このため、一枚の多
階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスク
を形成することができる。つまり、工程の簡略化が可能となる。
ソース電極１０４ａおよびドレイン電極１０４ｂとなる導電層のエッチングには、ウェッ
トエッチングまたはドライエッチングのいずれを用いても良いが、微細加工の観点からド
ライエッチングを用いることが好適である。所望の形状にエッチングできるよう、材料に
合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を
適宜設定するものとする。ソース電極１０４ａおよびドレイン電極１０４ｂとなる導電層
のエッチングにドライエッチングを用いる場合、エッチングガスとしては、例えば、塩素
（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化メタン
（ＣＦ４）六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、こ
れらのうちから複数を選択した混合ガスを用いることもできる。また、これらに、希ガス
（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））、酸素等を添加しても良い。
また、図１（Ａ）に示すようにソース電極１０４ａおよびドレイン電極１０４ｂをテーパ
形状としても良い。テーパ角は４５°以上９０°未満とし、好ましくは６０°以上８０°
以下とすることができる。このようにソース電極１０４ａおよびドレイン電極１０４ｂを
テーパ形状とすることにより、後に形成されるゲート絶縁層１０８の被覆性を向上し、段
切れを防止することができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソ
ース電極１０４ａまたはドレイン電極１０４ｂ）を、その断面に垂直な方向から観察した
際に、当該層の側面と底面がなす傾斜角を示す。
なお、導電層のエッチングの際に、酸化物半導体層１０２の一部がエッチングされ、溝部
（凹部）を有する酸化物半導体層１０２となることもある。
その後、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出してい
る酸化物半導体層１０２の表面に付着した水素、水などの不純物を除去してもよい。
次に、酸化物半導体層１０２、ソース電極１０４ａおよびドレイン電極１０４ｂを覆うよ
うに絶縁層を形成し、フォトマスクを用いて当該絶縁層を加工して、ソース電極１０４ａ
上に絶縁層１０６ａを、ドレイン電極１０４ｂ上に絶縁層１０６ｂを形成する（図１（Ａ
）参照）。
ここで、絶縁層１０６ａおよび絶縁層１０６ｂは、例えば、酸化シリコン、窒化シリコン
、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成することができる。また
、絶縁層１０６ａおよび絶縁層１０６ｂは、ＣＶＤ法やスパッタ法等を用いて形成するこ
とができる。また絶縁層１０６ａおよび絶縁層１０６ｂの膜厚は１０ｎｍ以上５００ｎｍ
以下とするのが好ましい。
絶縁層１０６ａ、絶縁層１０６ｂの形成は、絶縁層上にレジストマスクを形成し、該レジ
ストマスクを用いたエッチングにより行う。レジストマスクの形成はソース電極１０４ａ
およびドレイン電極１０４ｂと同様の方法で行うことができ、同じフォトマスクを用いる
ことが好ましい。絶縁層のエッチングには、ウェットエッチングまたはドライエッチング
のいずれを用いても良いが、微細加工の観点からドライエッチングを用いることが好適で
ある。絶縁層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エ
ッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。た
だし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを
用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フ
ッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）、オク
タフルオロシクロブタン（Ｃ４Ｆ８）などのフッ素を含むガス、又は、四フッ化メタン（
ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン
（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
このように、絶縁層１０６ａおよび絶縁層１０６ｂを設けることにより、ソース電極１０
４ａとドレイン電極１０４ｂに挟まれた領域の凹部を深くすることができるので、後に形
成するゲート電極１１０ａの膜厚を十分に厚くすることができる。よって後に形成するゲ
ート電極１１０ａが消失する、またはゲート電極１１０ａの膜厚が極端に薄くなることを
防ぐことができる。これにより、ゲート電極１１０ａの導電性を十分に保持することがで
きる。
また、絶縁層１０６ａおよび絶縁層１０６ｂは必ずしも形成しなくても良い。例えば、ソ
ース電極１０４ａおよびドレイン電極１０４ｂの膜厚を十分に厚くする場合、絶縁層１０
６ａおよび絶縁層１０６ｂを形成しなくても、後に形成するゲート電極１１０ａの膜厚を
十分厚くすることができるので、絶縁層１０６ａおよび絶縁層１０６ｂを形成しなくても
よい。
なお、ここでは、ソース電極１０４ａおよびドレイン電極１０４ｂを形成した後で絶縁層
１０６ａおよび絶縁層１０６ｂを形成する方法について説明したが、本実施の形態はこれ
に限られるものではない。例えば、酸化物半導体層１０２の上面の一部と接するようにソ
ース電極１０４ａおよびドレイン電極１０４ｂを形成する場合、酸化物半導体層１０２上
に導電層を成膜し、当該導電層上に絶縁層を成膜した後、当該絶縁層および当該導電層を
同じレジストマスクを用いて加工して絶縁層１０６ａおよび絶縁層１０６ｂ、並びにソー
ス電極１０４ａおよびドレイン電極１０４ｂを形成することができる。このようにして絶
縁層１０６ａおよび絶縁層１０６ｂ、並びにソース電極１０４ａおよびドレイン電極１０
４ｂを形成することにより、絶縁層１０６ａの端部がソース電極１０４ａの端部に、絶縁
層１０６ｂの端部がドレイン電極１０４ｂの端部にそれぞれ概略一致するように形成する
ことができるので、絶縁層１０６ａおよび絶縁層１０６ｂがソース電極１０４ａおよびド
レイン電極１０４ｂに対して位置ずれを起こすのを防ぐことができる。また、フォトマス
クの枚数を低減することができるので、半導体装置のコスト削減を図ることができる。な
お、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現
は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を
包含する。
次に、酸化物半導体層１０２、ソース電極１０４ａ、ドレイン電極１０４ｂ、絶縁層１０
６ａおよび絶縁層１０６ｂ上にゲート絶縁層１０８を形成する（図１（Ｂ）参照）。
ゲート絶縁層１０８は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化
酸化シリコンなどの材料を用いて形成する。また、ゲート絶縁層１０８は、酸化ガリウム
を含む材料を用いて形成することもできる。また、酸化ガリウムを含む材料として、さら
に酸化アルミニウムを加えた、酸化アルミニウムガリウムまたは酸化ガリウムアルミニウ
ムを含む材料などを用いてもよい。ここで、酸化アルミニウムガリウムとは、ガリウムの
含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウム
アルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上
のものを示す。また、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシ
リケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（
ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの比誘電率が高い材料を採用しても良い。ゲ
ート絶縁層１０８は、上述の材料を用いて単層構造または積層構造で形成することができ
る。
ゲート絶縁層１０８として酸化ガリウム膜を用いた場合、Ｇａ２Ｏ３＋α（α＞０）とす
ることが好ましい。αは、３．０４以上３．０９以下とすることが好ましい。または、ゲ
ート絶縁層１０８として酸化アルミニウムガリウム膜を用いた場合、ＡｌｘＧａ２−ｘＯ
３＋α（１＜ｘ＜２、α＞０）とすることが好ましい。または、ゲート絶縁層１０８とし
て酸化ガリウムアルミニウム膜を用いた場合、酸素ドープを行うことにより、ＡｌｘＧａ
２−ｘＯ３＋α（０＜ｘ≦１、α＞０）とすることが好ましい。
なお、酸化物半導体層に用いられる酸化物半導体材料には、ガリウムを含むものが多い。
このため、酸化ガリウムを含む材料を用いて、酸化物半導体層と接するゲート絶縁層１０
８を形成する場合には、酸化物半導体層との界面の状態を良好に保つことができる。例え
ば、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半
導体層と絶縁層の界面における水素のパイルアップを低減することができる。これは、酸
化ガリウムを含む材料と、酸化物半導体材料との相性が良いことによる。
なお、ゲート絶縁層１０８に酸化物半導体の成分元素と同じ族の元素を用いる場合には、
同様の効果を得ることが可能である。つまり、酸化アルミニウムなどを含む材料を加えて
ゲート絶縁層１０８を形成することも有効である。なお、酸化アルミニウムは、水を透過
させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への
水の侵入防止という点においても好ましい。例えば、上述のガリウムとアルミニウムを含
有する酸化アルミニウムガリウム（または酸化ガリウムアルミニウム）などの材料を、ゲ
ート絶縁層１０８に用いても良い。この場合、ガリウムを含有することに起因する効果と
、アルミニウムを含有することに起因する効果を合わせて得ることができるため、好適で
ある。例えば、酸化物半導体層と酸化アルミニウムガリウムを含む絶縁層とを接して設け
ることにより、酸化物半導体層への水の侵入を防ぎ、酸化物半導体層と絶縁層の界面にお
ける水素のパイルアップを十分に低減することができる。
ゲート絶縁層１０８は、水素、水などの不純物を混入させない方法を用いて成膜すること
が好ましい。ゲート絶縁層１０８に水素、水などの不純物が含まれると、酸化物半導体層
への水素、水などの不純物の侵入や、水素、水などの不純物による酸化物半導体層中の酸
素の引き抜き、などによって酸化物半導体層が低抵抗化（ｎ型化）するおそれがあるため
である。よって、ゲート絶縁層１０８はできるだけ水素、水などの不純物が含まれないよ
うに作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましく
、成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度
ガスを用いることが好ましい。
スパッタリング法としては、直流電源を用いるＤＣスパッタリング法、パルス的に直流バ
イアスを加えるパルスＤＣスパッタリング法、又はＡＣスパッタリング法などを用いるこ
とができる。
またゲート絶縁層１０８の形成後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理
を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃
以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよ
い。当該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減するこ
とができる。また、ゲート絶縁層１０８が酸素を含む場合、酸化物半導体層１０２に酸素
を供給し、酸化物半導体層１０２の酸素欠損を補填することができる。この意味において
、当該熱処理を、加酸化（加酸素化）の熱処理と呼ぶこともできる。
なお、本実施の形態では、ゲート絶縁層１０８の形成後に加酸化の熱処理を行っているが
、加酸化の熱処理のタイミングはこれに限定されない。例えば、ゲート電極１１０ａの形
成後に加酸化の熱処理を行っても良い。また、脱水化または脱水素化の熱処理に続けて加
酸化の熱処理を行っても良い。
上述のように、脱水化または脱水素化の熱処理と、酸素ドープ処理または加酸化の熱処理
とを適用し、酸化物半導体層１０２中の不純物を低減し、酸素欠損を補填することで、酸
化物半導体層１０２を、その主成分以外の元素（不純物元素）が極力含まれないように高
純度化することができる。高純度化された酸化物半導体層１０２中にはドナーに由来する
キャリアが極めて少ない。
次に、少なくともソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域の一部と重
畳するように、ゲート絶縁層１０８上に導電層１１０を成膜する（図１（Ｂ）参照）。
導電層１１０は、後の工程において、ゲート電極１１０ａおよび配線１１０ｃを形成する
ために用いられる。導電層１１０は、ソース電極１０４ａおよびドレイン電極１０４ｂを
形成するために用いた導電層と同様の材料を用いて成膜することができる。また、導電層
１１０はＰＶＤ法やＣＶＤ法を用いて成膜することができ、絶縁層１０６ａと絶縁層１０
６ｂ並びにソース電極１０４ａとドレイン電極１０４ｂに挟まれた凹部に導電層１１０の
一部が埋め込まれるように導電層１１０を成膜する。
次に、導電層１１０を覆うように絶縁膜１１２を形成する（図１（Ｂ）参照）。絶縁膜１
１２は、導電層１１０をエッチングする際のマスクとして機能する。後の工程において、
絶縁膜１１２は、導電層１１０の最上面を露出するように加工されるので、上面が基板１
００に対して平行な平坦化絶縁膜とするのが好ましい。なお、本明細書中において、導電
層１１０の最上面とは、導電層１１０の上面においてソース電極１０４ａまたはドレイン
電極１０４ｂと重畳し、且つ基板１００に対して平行な面を指す。
絶縁膜１１２として用いる平坦化絶縁膜としては、例えば、ポリイミド、アクリル樹脂、
ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の有機材料を用いることができ
る。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、Ｐ
ＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。絶縁膜１
１２の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコ
ート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフ
セット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター
等を用いることができる。なお、シロキサン系樹脂とは、シロキサン系材料を出発材料と
して形成されたＳｉ−ＯＳｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基とし
ては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機
基はフルオロ基を有していてもよい。
ただし、導電層１１０をエッチングする際のマスクとして機能する絶縁膜は、必ずしも平
坦化絶縁膜を用いる必要はない。例えば、後の工程において、ＣＭＰ処理などを用いて当
該絶縁膜の加工を行う場合は、図３（Ａ）に示すように、導電層１１０上に平坦化されて
いない絶縁膜１１６を形成しても良い。絶縁膜１１６は酸化シリコン、酸化窒化シリコン
等の無機絶縁材料を含む材料を用いて形成することができる。
次に、導電層１１０におけるソース電極１０４ａまたはドレイン電極１０４ｂと重畳する
領域の少なくとも一部が露出するように絶縁膜１１２を加工し、絶縁膜１１２ａを形成す
る（図１（Ｃ）参照）。
ここで、絶縁膜１１２の全面において当該絶縁膜１１２の上面から均等な速度で絶縁膜１
１２を除去し、導電層１１０の最上面を露出させた段階（あるいは、導電層１１０の最上
面を露出させた後、導電層１１０を少し除去した段階）でこの操作を停止して、絶縁膜１
１２ａを形成することができる。このような絶縁膜１１２の加工は、アッシング処理、エ
ッチング処理または研磨処理を用いて行うことができ、加工方法は絶縁膜１１２の材料に
合わせて適宜決定すればよい。
絶縁膜１１２のアッシング処理としては、例えば、酸素プラズマアッシングを用いること
ができる。酸素プラズマによるアッシング処理は、酸素雰囲気下において、高周波電力な
どにより酸素をプラズマ化し、当該プラズマ化した酸素により絶縁膜１１２の分解除去を
行う。このようにして、絶縁膜１１２の全面において当該絶縁膜１１２の上面から均等な
速度で絶縁膜１１２を除去していくことができる。また、このように絶縁膜１１２を除去
することにより、絶縁膜１１２の残渣や当該残渣の反応物を発生させることなく絶縁膜１
１２を除去することができる。
また、絶縁膜１１２のエッチング処理としては、ウェットエッチングまたはドライエッチ
ングのいずれを用いても良い。絶縁膜１１２を所望の形状にエッチングできるよう、材料
に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）
を適宜設定するものとする。特に、導電層１１０に対して十分にエッチング選択比をとる
ように、エッチング条件を設定するようにする。
また、絶縁膜１１２の研磨処理としては、例えば、化学的機械的研磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることができる。Ｃ
ＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合
作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被
加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを
各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被
加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
また、図３（Ａ）に示すように、導電層１１０上に平坦化されていない絶縁膜１１６を形
成した場合、ＣＭＰ処理を用いて絶縁膜１１６を加工すればよい。ＣＭＰ処理を用いて絶
縁膜１１６を加工することにより、図３（Ｂ）に示すように、導電層１１０の最上面を露
出するように絶縁膜１１６ａを形成することができる。なお、図３（Ｂ）に示す工程以降
の工程も絶縁膜１１２を形成した場合と同様の方法で行うことができる。
次に、導電層１１０の露出した領域をエッチングして、ソース電極１０４ａおよびドレイ
ン電極１０４ｂに挟まれた領域の少なくとも一部と重畳するゲート電極１１０ａを自己整
合的に形成する（図１（Ｄ）参照）。ここで、ゲート電極１１０ａを除いて、絶縁膜１１
２ａに覆われた部分に導電層１１０ｂが残存する。
導電層１１０のエッチングは、ソース電極１０４ａおよびドレイン電極１０４ｂと同様の
方法で行うことができ、ウェットエッチングまたはドライエッチングのいずれを用いても
良いが、微細加工の観点からドライエッチングを用いることが好適である。また、このと
き、エッチング条件を適宜設定し、ゲート絶縁層１０８に対して十分にエッチング選択比
をとるようにエッチングを行う。このようにして、ゲート絶縁層１０８の最上面が露出す
るまで導電層１１０のエッチングを行う。
通常、フォトマスクを用いてこのようにトランジスタのゲート電極を形成する場合、数ｎ
ｍ〜数百ｎｍ程度ゲート電極の位置がずれることがある。トランジスタのチャネル長が１
μｍ以上ならば大きな問題とはならないが、本実施の形態に示すようにトランジスタの微
細化を図る場合、トランジスタ特性に大きな影響を与える不良となり得る。しかし、上述
のように、ゲート電極１１０ａを自己整合的に形成することにより、酸化物半導体層１０
２上のソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域内にゲート電極１１０
ａを精確且つ容易に形成することができる。
さらに、ゲート電極１１０ａのゲート絶縁層１０８の最上面より上部において、ゲート電
極１１０ａはソース電極１０４ａおよびドレイン電極１０４ｂと重畳しないので、ゲート
電極１１０ａとソース電極１０４ａおよびドレイン電極１０４ｂとの寄生容量の増大を抑
制することができる。以上より、設計通りのトランジスタ特性を有するトランジスタを作
製することができる。なお、ソース電極１０４ａ、ドレイン電極１０４ｂ、をテーパ形状
とし、ゲート電極１１０ａにおけるゲート絶縁層１０８の最上面より下部を逆テーパ形状
とする場合、ゲート絶縁層１０８の最上面より下部において、ゲート電極１１０ａの逆テ
ーパ形状部分はソース電極１０４ａおよびドレイン電極１０４ｂと重畳してもよい。その
場合、当該箇所で、ゲート電極１１０ａにおいてゲート絶縁層１０８の最上面より上部が
ソース電極１０４ａおよびドレイン電極１０４ｂと重畳してもよい。
また、ゲート電極１１０ａはフォトマスクを用いずに形成することができ、作製工程全体
におけるフォトマスクの枚数を低減することができるので、半導体装置のコスト削減を図
ることができる。
次に、ゲート電極１１０ａを覆うようにレジストマスク１１４ａを形成し、導電層１１０
ｂの一部の上にレジストマスク１１４ｂを形成する（図２（Ａ）参照）。それから、レジ
ストマスク１１４ａおよびレジストマスク１１４ｂを用いて導電層１１０ｂを加工して配
線１１０ｃを形成する（図２（Ｂ）参照）。
レジストマスク１１４ａおよびレジストマスク１１４ｂは感光性樹脂などを材料としてス
ピンコート法などを用いて成膜した後、フォトマスクを用いてフォトリソグラフィにより
形成することができる。
それから、ゲート電極１１０ａと同様の方法でエッチングを行うことで、配線１１０ｃを
形成することができる。このようにしてゲート電極１１０ａを形成する際に残存した導電
層１１０ｂの一部を利用して配線１１０ｃを形成することができるので、半導体装置のコ
スト削減を図ることができる。
以上の工程で、微細化を図り、且つゲート電極１１０ａが酸化物半導体層１０２上のソー
ス電極１０４ａとドレイン電極１０４ｂに挟まれた領域に重畳するトランジスタ２００を
形成することができる（図２（Ｂ）参照）。
以上のように、トランジスタ２００に用いられる酸化物半導体層１０２は水素や水などの
不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであ
ることが望ましい。具体的には、例えば、酸化物半導体層１０２の水素濃度は５×１０１
９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ま
しくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１０２
中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十
分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギ
ャップ中の欠陥準位が低減された酸化物半導体層１０２では、キャリア濃度が１×１０１
２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１
０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型（真性半導体）またはｉ
型に限りなく近い酸化物半導体を用いることで、良好な電気特性のトランジスタを得るこ
とができる。
以下、図１乃至図３に示す半導体装置の作製方法とは異なる半導体装置の作製方法につい
て、図４乃至図６を参照して説明する。なお、図４乃至図６において、図１乃至図３と対
応する箇所については同じ符号を用い、同じ箇所の詳細な説明については省略する。
図１乃至図３に示す半導体装置の作製方法においては、酸化物半導体層１０２上に直接接
するようにソース電極１０４ａおよびドレイン電極１０４ｂを形成したが、開示する発明
の一態様はこれに限られるものではない。
例えば、図４（Ａ）に示すように、酸化物半導体層１０２の上面にｎ＋層１２４ａおよび
ｎ＋層１２４ｂが形成され、ソース電極１０４ａがｎ＋層１２４ａ上に形成され、ドレイ
ン電極１０４ｂがｎ＋層１２４ｂ上に形成されるようなトランジスタ２１０を形成しても
良い。ここでｎ＋層１２４ａおよびｎ＋層１２４ｂは、ソース電極１０４ａおよびドレイ
ン電極１０４ｂと酸化物半導体層１０２の接触抵抗を低減する機能を有する層であり、Ｉ
ｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料
を用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。また、ｎ＋層１
２４ａおよびｎ＋層１２４ｂの膜厚は１ｎｍ以上１０ｎｍ以下とするのが好ましく、本実
施の形態においては、膜厚５ｎｍのｎ＋層１２４ａおよびｎ＋層１２４ｂを用いるものと
する。
このようなトランジスタ２１０は、上述のトランジスタ２００の作製工程において、酸化
物半導体層として機能する膜とｎ＋層として機能する膜とを連続して成膜した後で、これ
らの膜を同時に加工して酸化物半導体層１０２と島状のｎ＋層として機能する膜を形成す
る。さらに、ソース電極１０４ａおよびドレイン電極１０４ｂを形成する際に島状のｎ＋
層として機能する膜を加工してｎ＋層１２４ａおよびｎ＋層１２４ｂを形成する。なお、
ソース電極１０４ａおよびドレイン電極１０４ｂを形成した後の工程については、上述の
図１乃至図３に示す方法と同様の方法でトランジスタ２１０を形成することができる。
なお、図４（Ａ）に示すトランジスタ２１０においては、酸化物半導体層１０２の上面の
みにｎ＋層１２４ａおよびｎ＋層１２４ｂを形成したが、開示する発明の一態様はこれに
限られるものではなく、図４（Ｂ）に示すように、ｎ＋層１２４ａおよびｎ＋層１２４ｂ
がさらに酸化物半導体層１０２の側面も覆うようなトランジスタ２２０を形成しても良い
。この場合、トランジスタ２１０の作製方法とは異なり、島状の酸化物半導体層１０２を
形成した後に、ｎ＋層として機能する膜とソース電極１０４ａおよびドレイン電極１０４
ｂとして機能する導電膜とを連続成膜する。それから、これらの膜を同時に島状に加工し
てソース電極１０４ａおよびドレイン電極１０４ｂと、ｎ＋層１２４ａおよびｎ＋層１２
４ｂを同時に形成する。なお、ソース電極１０４ａおよびドレイン電極１０４ｂを形成し
た後の工程については、上述の図１乃至図３に示す方法と同様の方法でトランジスタ２２
０を形成することができる。
このように酸化物半導体層１０２とソース電極１０４ａおよびドレイン電極１０４ｂとの
間にｎ＋層１２４ａおよびｎ＋層１２４ｂを形成することにより、酸化物半導体層１０２
とソース電極１０４ａとの接触抵抗および酸化物半導体層１０２とドレイン電極１０４ｂ
との接触抵抗よりも低減された接触抵抗を実現することができる。また、ｎ＋層１２４ａ
およびｎ＋層１２４ｂを形成することによって、寄生抵抗の低減、さらにはバイアス−熱
ストレス試験（ＢＴ試験）においてマイナスゲート・ストレスを印加する前後のオン電流
の変化量（Ｉｏｎ劣化）を抑えることができる。
また、図１乃至図３に示す半導体装置の作製方法においては、ソース電極１０４ａおよび
ドレイン電極１０４ｂが酸化物半導体層１０２の上面の一部と接するようにトランジスタ
２００を形成したが、開示する発明の一態様はこれに限られるものではない。
例えば、図５（Ａ）に示すように、酸化物半導体層１０２がソース電極１０４ａおよびド
レイン電極１０４ｂの上面の一部と接するようなトランジスタ２３０を形成しても良い。
この場合、トランジスタ２００の作製方法とは異なり、絶縁表面を有する基板１００上に
ソース電極１０４ａおよびドレイン電極１０４ｂを形成してから、ソース電極１０４ａお
よびドレイン電極１０４ｂの上面の一部と接するように酸化物半導体層１０２を形成する
。それから、ソース電極１０４ａおよびドレイン電極１０４ｂ上にそれぞれ絶縁層１０６
ａおよび絶縁層１０６ｂを形成する。ここで、酸化物半導体層１０２、ソース電極１０４
ａ、ドレイン電極１０４ｂ、絶縁層１０６ａおよび絶縁層１０６ｂは、上述の図１乃至図
３に示す方法と同様の方法で形成することができる。なお、絶縁層１０６ａおよび絶縁層
１０６ｂを形成した後の工程については、上述の図１乃至図３に示す方法と同様の方法で
トランジスタ２３０を形成することができる。
また、図５（Ｂ）に示すように、トランジスタ２３０において、さらにソース電極１０４
ａの下にｎ＋層１２４ａを形成し、ドレイン電極１０４ｂの下にｎ＋層１２４ｂを形成す
るようなトランジスタ２４０を形成しても良い。トランジスタ２４０はｎ＋層１２４ａお
よびｎ＋層１２４ｂは側面において、酸化物半導体層１０２と接するので、上述のように
酸化物半導体層１０２とソース電極１０４ａとの接触抵抗および酸化物半導体層１０２と
ドレイン電極１０４ｂとの接触抵抗よりも低減された接触抵抗を実現することができる。
また、酸化物半導体層１０２について、図１乃至図３に示す構成および作製方法とは異な
る一例について、図６を参照して説明する。
まず、絶縁表面を有する基板１００上に、膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半
導体層を形成する。なお、第１の酸化物半導体層を形成する前に基板１００上に下地絶縁
層を形成しておくのが好ましい。当該下地絶縁層は、上述のゲート絶縁層１０８と同様の
材料および方法で形成することができる。
図６に示す半導体装置の作製方法においては、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［
ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００
℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアル
ゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
次いで、基板の雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱
処理の温度は、４５０℃以上基板の歪み点未満、好ましくは４００℃以上６５０℃以下と
する。第１の加熱処理によって第１の結晶性酸化物半導体層１０２ａを形成する（図６（
Ａ）参照）。
次いで、第１の結晶性酸化物半導体層１０２ａ上に１０ｎｍよりも厚い第２の酸化物半導
体層を形成する。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用
ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、
基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流
（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚２５ｎｍの第２の酸化物半導体層を成膜する。
次いで、基板の雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱
処理の温度は、４５０℃以上基板の歪み点未満、好ましくは４００℃以上６５０℃以下と
する。第２の加熱処理によって第２の結晶性酸化物半導体層１０２ｂを形成する（図６（
Ｂ）参照）。
１回目及び２回目の加熱処理温度を６５０℃よりも高い温度で加熱処理を行うと、ガラス
基板の収縮により酸化物半導体層にクラック（厚さ方向に伸びるクラック）が形成されや
すい。従って、１回目及び２回目の加熱処理温度や、スパッタ成膜時の基板温度を６５０
℃以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作
製することができる。
このようにして形成された第１の結晶性酸化物半導体層１０２ａ上に第２の結晶性酸化物
半導体層１０２ｂが積層された酸化物半導体層を用いて、上述の図１乃至図３に示す方法
と同様の方法でトランジスタを作製することによりトランジスタ２５０を形成することが
できる（図６（Ｃ）参照）。
図６（Ｃ）に示すトランジスタ２５０において、第１の結晶性酸化物半導体層１０２ａ、
及び第２の結晶性酸化物半導体層１０２ｂは、少なくとも一部が結晶化して得られた結晶
層の表面に対して垂直方向にｃ軸配向をしており、信頼性が高められたトランジスタ２５
０が実現する。
また、図６（Ｃ）の構造において、トランジスタ２５０の酸化物半導体積層は、ゲート絶
縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキ
ャリアが流れる場合、酸化物半導体積層には直接バイアスがかからない、あたかもフロー
ティング状態のようになるため、光照射が行われ、またはＢＴストレスが与えられても、
トランジスタ特性の劣化は抑制され、または低減される。
以上に示す構成、方法などは、お互いに適宜組み合わせて用いることができる。
以上のように、微細化を図ったトランジスタにおいても、ゲート電極１１０ａを自己整合
的に形成することにより、酸化物半導体層１０２上のソース電極１０４ａとドレイン電極
１０４ｂに挟まれた領域内にゲート電極１１０ａを精確且つ容易に形成することができる
。さらに、ゲート電極１１０ａがソース電極１０４ａおよびドレイン電極１０４ｂと重畳
することを防ぎ、ゲート電極１１０ａとソース電極１０４ａおよびドレイン電極１０４ｂ
との寄生容量の増大を抑制することができる。以上より、微細化に伴う不良を抑制し、設
計通りのトランジスタ特性を有するトランジスタを作製することができる。
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさでさらに機能が
高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の
高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様に
より酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様
々な効果を得ることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、開示する発明の一態様に係る半導体装置の
作製方法の一形態を、図７を参照して説明する。なお、図７において、図１乃至図３と対
応する箇所については同じ符号を用い、同じ箇所の詳細な説明については省略する。
図７に、開示する発明の一態様に係る半導体装置の作製方法の例として、トランジスタ３
００の作製工程の断面図を示す。ここで、図７（Ｄ）に示すトランジスタ３００は、基板
１００上の、酸化物半導体層１０２、ソース電極１０４ａ、ドレイン電極１０４ｂ、絶縁
層１０６ａ、絶縁層１０６ｂ、ゲート絶縁層１０８およびゲート電極１２０ａを含む。ま
たゲート絶縁層１０８上に、ゲート電極１２０ａと同様の材料からなる配線１２０ｃが形
成されている。
ここで、トランジスタ３００のチャネル長（Ｌ）は１０ｎｍ以上２００ｎｍ以下とするの
が好ましく、より好ましくは２０ｎｍ以上１００ｎｍ以下とする。このようにトランジス
タの微細化を図り、チャネル長（Ｌ）を縮小することによりトランジスタの動作高速化お
よび低消費電力化を図ることができる。
また、ゲート絶縁層１０８上に設けられたゲート電極１２０ａは、酸化物半導体層１０２
上のソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域の少なくとも一部と重畳
する。さらに、ゲート電極１２０ａの上面がゲート絶縁層１０８の最上面より低くなるよ
うにする。このような構成とすることにより、ゲート電極１２０ａを酸化物半導体層１０
２上のソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域に精確に形成し、且つ
寄生容量の増大を抑制できるので、トランジスタ３００に設計通りのトランジスタ特性を
有せしめることができる。
以下、図７（Ａ）乃至図７（Ｄ）を用いて、図７（Ｄ）に示すトランジスタ３００の作製
工程の一例について説明する。
まず、図１（Ａ）に示す半導体装置の作製方法と同様の方法を用いて酸化物半導体層１０
２、ソース電極１０４ａおよびドレイン電極１０４ｂ、絶縁層１０６ａおよび絶縁層１０
６ｂを作製する。酸化物半導体層１０２、ソース電極１０４ａおよびドレイン電極１０４
ｂ、絶縁層１０６ａおよび絶縁層１０６ｂの詳細については、先の実施の形態の記載を参
酌することができる。
次に、図１（Ｂ）に示す半導体装置の作製方法と同様の方法を用いてゲート絶縁層１０８
を形成し、ゲート絶縁層１０８上に導電層１２０を形成する（図７（Ａ）参照）。ゲート
絶縁層１０８および導電層１２０の詳細については、先の実施の形態のゲート絶縁層１０
８および導電層１１０の記載を参酌することができる。
次に、ゲート絶縁層１０８におけるソース電極１０４ａまたはドレイン電極１０４ｂと重
畳する領域の少なくとも一部が露出するように導電層１２０を加工し、ソース電極１０４
ａおよびドレイン電極１０４ｂに挟まれた領域の少なくとも一部と重畳するゲート電極１
２０ａを自己整合的に形成する（図７（Ｂ）参照）。ここで、ゲート電極１２０ａを形成
する際に導電層１２０ｂが残存する。
導電層１２０の加工はＣＭＰ処理などの研磨処理を用いることにより、導電層１２０のソ
ース電極１０４ａおよびドレイン電極１０４ｂと重畳する領域において、当該導電層１２
０の上面から均等な速度で導電層１２０を除去していくことができる。除去し、ゲート絶
縁層１０８の最上面を露出させた段階（あるいは、ゲート絶縁層１０８の最上面を露出さ
せた後、ゲート絶縁層１０８を少し除去した段階）でこの操作を停止する。これにより、
ゲート絶縁層１０８の最上面を露出させるようにゲート電極１２０ａ、導電層１２０ｂを
形成することができる。ＣＭＰ処理は導電層１２０の材料に合わせて条件を適宜設定して
行えばよい。
また、導電層１２０のソース電極１０４ａおよびドレイン電極１０４ｂに挟まれた領域に
おける膜厚が十分厚い場合には、ゲート絶縁層１０８の最上面が露出するまで導電層１２
０をエッチングしてゲート電極１２０ａを形成しても良い。この場合、ゲート電極１２０
ａの上面がエッチングされ、ゲート電極１２０ａの上面が凹状の形状になる場合がある。
また、図７（Ｂ）において、導電層１２０ｂにあたる部分も同時にエッチングされるため
、導電層１２０ｂが形成されない場合がある。なお、導電層１２０のエッチングは、ウェ
ットエッチングまたはドライエッチングのいずれを用いても良い。導電層１２０を所望の
形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチ
ング液、エッチング時間、温度等）を適宜設定するものとする。特に、ゲート絶縁層１０
８に対して十分にエッチング選択比をとるように、エッチング条件を設定するようにする
。
次に、ゲート電極１２０ａを覆うようにレジストマスク１１４ａを形成し、導電層１２０
ｂの一部の上にレジストマスク１１４ｂを形成する（図７（Ｃ）参照）。それから、レジ
ストマスク１１４ａおよびレジストマスク１１４ｂを用いて導電層１２０ｂを加工して配
線１２０ｃを形成する（図７（Ｄ）参照）。
レジストマスク１１４ａおよびレジストマスク１１４ｂの詳細については、先の実施の形
態の記載を参酌することができる。
また、配線１２０ｃは、先の実施の形態に示す配線１１０ｃと同様の方法でエッチングを
行って形成することができる。このようにしてゲート電極１２０ａを形成する際に残存し
た導電層１２０ｂの一部を利用して配線１２０ｃを形成することができるので、半導体装
置のコスト削減を図ることができる。
以上の工程で、微細化を図り、且つゲート電極１２０ａが酸化物半導体層１０２上のソー
ス電極１０４ａとドレイン電極１０４ｂに挟まれた領域に重畳するトランジスタ３００を
形成することができる（図７（Ｄ）参照）。
なお、本実施の形態に示す半導体装置の作製方法においても、先の実施の形態と同様に、
図４乃至図６に示す半導体装置の作製方法を適宜組み合わせて用いることができる。
以上のように、微細化を図ったトランジスタにおいても、ゲート電極１２０ａを自己整合
的に形成することにより、酸化物半導体層１０２上のソース電極１０４ａとドレイン電極
１０４ｂに挟まれた領域内にゲート電極１２０ａを精確且つ容易に形成することができる
。さらに、ゲート電極１２０ａがソース電極１０４ａおよびドレイン電極１０４ｂと重畳
することを防ぎ、ゲート電極１２０ａとソース電極１０４ａおよびドレイン電極１０４ｂ
との寄生容量の増大を抑制することができる。以上より、微細化に伴う不良を抑制し、設
計通りのトランジスタ特性を有するトランジスタを作製することができる。
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装
置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力
化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を
用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ること
が可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置の作製方法を用いて形成する半導体
装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、先の実施の形態
において示す半導体装置の作製方法で形成した、酸化物半導体を用いたトランジスタと、
酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
図８は、半導体装置の構成の一例である。図８（Ａ）には、半導体装置の断面を、図８（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ
１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図８（Ｃ）には、上記半導体
装置をメモリ素子として用いる場合の回路図の一例を示す。図８（Ａ）および図８（Ｂ）
に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５００を有し、
上部に先の実施の形態で示したトランジスタ２００を有する。なお、トランジスタ２００
は、第２の半導体材料として酸化物半導体を用いている。本実施の形態では、第１の半導
体材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては
、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリ
ウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体
材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容
易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷
保持を可能とする。
なお、本実施の形態においては、トランジスタ２００を用いて記憶媒体を構成する例を示
すが、トランジスタ２００に代えて、先の実施の形態で示したトランジスタ２１０、トラ
ンジスタ２２０、トランジスタ２３０、トランジスタ２４０、トランジスタ２５０または
トランジスタ３００等を適用可能であることは、いうまでもない。
図８におけるトランジスタ５００は、半導体材料（例えば、シリコンなど）を含む基板４
００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設け
られた不純物領域４２０と、不純物領域４２０に接する金属化合物領域４２４と、チャネ
ル形成領域４１６上に設けられたゲート絶縁層４０８と、ゲート絶縁層４０８上に設けら
れたゲート電極４１０と、を有する。
半導体材料を含む基板４００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用す
ることができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設け
られた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料か
らなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体
膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁
基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
基板４００上にはトランジスタ５００を囲むように素子分離絶縁層４０６が設けられてお
り、トランジスタ５００を覆うように絶縁層４２８および絶縁層４３０が設けられている
。なお、高集積化を実現するためには、図８に示すようにトランジスタ５００がサイドウ
ォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ５００の特性
を重視する場合には、ゲート電極４１０の側面にサイドウォール絶縁層を設け、不純物濃
度が異なる領域を含む不純物領域４２０を設けても良い。
トランジスタ５００はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ５００は
、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用
のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
なお、トランジスタ５００を形成した後、トランジスタ２００および容量素子５２０の形
成前の処理として、絶縁層４２８や絶縁層４３０にＣＭＰ処理を施して、ゲート電極４１
０の上面を露出させる。ゲート電極４１０の上面を露出させる処理としては、ＣＭＰ処理
の他にエッチング処理などを適用することも可能であるが、トランジスタ２００の特性を
向上させるために、絶縁層４２８や絶縁層４３０の表面は可能な限り平坦にしておくこと
が望ましい。
また、トランジスタ２００は先の実施の形態で示したように、酸化物半導体層１０２、ソ
ース電極１０４ａ、ドレイン電極１０４ｂ、絶縁層１０６ａ、絶縁層１０６ｂ、ゲート絶
縁層１０８およびゲート電極１１０ａを含み、詳細については、実施の形態１の記載を参
酌することができる。また、トランジスタ２００に代表される上部のトランジスタは、実
施の形態１または実施の形態２に記載の方法で作製することができる。
ここで、ソース電極１０４ａはゲート電極４１０と接するように設けられるので、トラン
ジスタ５００のゲート電極４１０とトランジスタ２００のソース電極１０４ａとが接続さ
れる。
また、先の実施の形態で示した配線１１０ｃを、ゲート絶縁層１０８を介してソース電極
１０４ａ上に設けることにより、容量素子５２０を形成することができる。なお、容量が
不要の場合は、容量素子５２０を設けない構成とすることも可能である。
また、ゲート絶縁層１０８、ゲート電極１１０ａおよび配線１１０ｃ上に、絶縁層１５１
および絶縁層１５２が形成される。絶縁層１５１および絶縁層１５２は、スパッタ法やＣ
ＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化
シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材
料を用いて形成することができる。
また、絶縁層１５２上に配線１５６が形成されている。配線１５６は、絶縁層１０６ｂ、
ゲート絶縁層１０８、絶縁層１５１および絶縁層１５２に設けられた開口に形成された電
極１５４を介してドレイン電極１０４ｂと電気的に接続されている。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電膜を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電膜の一部を除去するこ
とにより形成することができる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、配線１５６は、ソース電極１０４ａおよびドレイン電極１０４ｂと同様の材料で形
成することができる。
図８（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。
図８（Ｃ）において、トランジスタ２００のソース電極またはドレイン電極の一方と、容
量素子５２０の電極の一方と、トランジスタ５００のゲート電極と、は電気的に接続され
ている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ５０
０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも
呼ぶ）とトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第３
の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ２００のソース電極
またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第
２の信号線とも呼ぶ）と、トランジスタ２００のゲート電極とは、電気的に接続されてい
る。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子５２０の
電極の他方は電気的に接続されている。
酸化物半導体を用いたトランジスタ２００は、オフ電流が極めて小さいという特徴を有し
ているため、トランジスタ２００をオフ状態とすることで、トランジスタ２００のソース
電極またはドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００
のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間
にわたって保持することが可能である。そして、容量素子５２０を有することにより、ノ
ードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易
になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トラン
ジスタ２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これ
により、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積
される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル
電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ２００がオフ状態となる電位にして、トランジスタ
２００をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには
所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を
蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ２００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与
えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持さ
れた電荷量に応じて、トランジスタ５００は異なる状態をとる。一般に、トランジスタ５
００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合の
トランジスタ５００の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電
荷が保持されている場合のトランジスタ５００の見かけのしきい値電圧Ｖｔｈ＿Ｌより低
くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ５００を「オン状
態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の
電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持さ
れた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられてい
た場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５００は
「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位が
Ｖ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５００は「オフ状態」のままである。こ
のため、第５の配線の電位を制御して、トランジスタ５００のオン状態またはオフ状態を
読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができ
る。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電
荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係
る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ２００がオン状態
となる電位にして、トランジスタ２００をオン状態とする。これにより、第３の配線の電
位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄
積される。その後、第４の配線の電位をトランジスタ２００がオフ状態となる電位にして
、トランジスタ２００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る
電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の
電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで
、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ２００は、高純度化され、真性化された酸化物半導体層
１０２を用いることで、トランジスタ２００のオフ電流を十分に低減することができる。
また、酸化物半導体層１０２を酸素過剰な層とすることで、トランジスタ２００の電気的
特性変動が抑制されており、電気的に安定なトランジスタとすることができる。そして、
このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが
可能で、信頼性の高い半導体装置が得られる。
さらに、ゲート電極１１０ａを自己整合的に形成することにより、酸化物半導体層１０２
上のソース電極１０４ａとドレイン電極１０４ｂに挟まれた領域内にゲート電極１１０ａ
を精確且つ容易に形成することができる。さらに、ゲート電極１１０ａがソース電極１０
４ａおよびドレイン電極１０４ｂと重畳することを防ぎ、ゲート電極１１０ａとソース電
極１０４ａおよびドレイン電極１０４ｂとの寄生容量の増大を抑制することができる。以
上より、微細化に伴う不良を抑制し、設計通りのトランジスタ特性を有するトランジスタ
を作製することができる。
このように、本実施の形態において示す半導体装置では、微細化に伴う問題点を解消する
ことができるため、結果として、トランジスタサイズを十分に小さくすることが可能にな
るので、集積度が十分に高められた半導体装置が実現される。
また、本実施の形態において示す半導体装置では、トランジスタ５００とトランジスタ２
００を重畳させることで、集積度が十分に高められた半導体装置が実現される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図９を用
いて説明する。
図９（Ａ）および図９（Ｂ）は、図８（Ａ）乃至図８（Ｃ）に示す半導体装置（以下、メ
モリセル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図
９（Ａ）は、メモリセル５５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の
回路図であり、図９（Ｂ）は、メモリセル５５０が並列に接続された、いわゆるＮＯＲ型
の半導体装置の回路図である。
図９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル５５０を有する。図９（Ａ
）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに
限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル５５０において、トランジスタ５００のゲート電極と、トランジスタ２００
のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ２００のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２００のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の
他方は電気的に接続されている。
また、メモリセル５５０が有するトランジスタ５００のソース電極は、隣接するメモリセ
ル５５０のトランジスタ５００のドレイン電極と電気的に接続され、メモリセル５５０が
有するトランジスタ５００のドレイン電極は、隣接するメモリセル５５０のトランジスタ
５００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル５５０が有するトランジスタ５００のドレイン
電極は、ビット線ＢＬと電気的に接続される。また、直列に接続された複数のメモリセル
のうち、他方の端に設けられたメモリセル５５０が有するトランジスタ５００のソース電
極は、ソース線ＳＬと電気的に接続される。
図９（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
２００がオン状態となる電位を与え、書き込みを行う行のトランジスタ２００をオン状態
にする。これにより、指定した行のトランジスタ５００のゲート電極に第１の信号線Ｓ１
の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した
行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００が
オン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状
態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート
電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択される
ような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線
ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線
ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００は、読み出しを行う行を除いてオン状
態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行
う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。読み
出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、トランジスタの
コンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとること
になる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモ
リセルから情報を読み出すことができる。
図９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル５５０を有する
。各トランジスタ５００のゲート電極と、トランジスタ２００のソース電極またはドレイ
ン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、ソ
ース線ＳＬとトランジスタ５００のソース電極とは、電気的に接続され、ビット線ＢＬと
トランジスタ５００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ
１とトランジスタ２００のソース電極またはドレイン電極の他方とは、電気的に接続され
、第２信号線Ｓ２と、トランジスタ２００のゲート電極とは、電気的に接続されている。
そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
図９（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動
作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ
５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオフ状態となるよ
うな電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それか
ら、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷
によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（読み
出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されて
いる読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線Ｂ
Ｌ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態また
はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００のゲ
ート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビッ
ト線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情
報を読み出すことができる。
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本
実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ５００のゲート電極
に与える電位を３以上用意して、各メモリセル５５０が保持する情報量を増加させても良
い。例えば、トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、
各メモリセルに２ビットの情報を保持させることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、
表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２
内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小
型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが
実現される。
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外
部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端
末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に
示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力
、といった特徴を備えた携帯情報端末が実現される。
図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍６２０は、筐体６２
１と筐体６２３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞ
れ表示部６２５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６
３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また
、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐
体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す微細化された半導体装
置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電
子書籍が実現される。
図１０（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されて
いる。さらに、筐体６４０と筐体６４１は、スライドし、図１０（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポイ
ンティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えてい
る。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロ
ット６５０などを備えている。また、表示パネル６４２はタッチパネル機能を備えており
、図１０（Ｄ）には映像表示されている複数の操作キー６４５を点線で示している。また
、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一に
は、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、
高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。
図１０（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操
作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体
６６１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのた
め、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
図１０（Ｆ）は、テレビジョン装置であり、テレビジョン装置６７０は、筐体６７１、表
示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、
筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６
７１及びリモコン操作機６８０には、先の実施の形態に示す微細化された半導体装置が搭
載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装
置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器
が実現される。
１００ 基板
１０２ 酸化物半導体層
１０２ａ 第１の結晶性酸化物半導体層
１０２ｂ 第２の結晶性酸化物半導体層
１０４ａ ソース電極
１０４ｂ ドレイン電極
１０６ａ 絶縁層
１０６ｂ 絶縁層
１０８ ゲート絶縁層
１１０ 導電層
１１０ａ ゲート電極
１１０ｂ 導電層
１１０ｃ 配線
１１２ 絶縁膜
１１２ａ 絶縁膜
１１４ａ レジストマスク
１１４ｂ レジストマスク
１１６ 絶縁膜
１１６ａ 絶縁膜
１２０ 導電層
１２０ａ ゲート電極
１２０ｂ 導電層
１２０ｃ 配線
１５１ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２４０ トランジスタ
２５０ トランジスタ
３００ トランジスタ
４００ 基板
４０６ 素子分離絶縁層
４０８ ゲート絶縁層
４１０ ゲート電極
４１６ チャネル形成領域
４２０ 不純物領域
４２４ 金属化合物領域
４２８ 絶縁層
４３０ 絶縁層
５００ トランジスタ
５１０ トランジスタ
５２０ 容量素子
５５０ メモリセル
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４５ 操作キー
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機

Claims (4)

  1. 基板上の酸化物半導体層と、
    前記酸化物半導体層上のソース電極と、
    前記酸化物半導体層上のドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の絶縁層と、
    前記絶縁層上のゲート電極と、を有し、
    前記酸化物半導体層は、前記ソース電極及び前記ドレイン電極と重ならない第１の領域を有し、
    前記絶縁層は、前記酸化物半導体層の前記第１の領域と接する第２の領域を有し、
    前記ゲート電極は、前記絶縁層を介して前記ソース電極の側面と対向する第３の領域と、前記絶縁層を介して前記ドレイン電極の側面と対向する第４の領域と、を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記ゲート電極の上面は、前記絶縁層の最上面より低い領域を有することを特徴とする半導体装置。
  3. 基板上の酸化物半導体層と、
    前記酸化物半導体層上のソース電極と、
    前記酸化物半導体層上のドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第２の絶縁層上のゲート電極と、を有し、
    前記酸化物半導体層は、前記ソース電極及び前記ドレイン電極と重ならない第１の領域を有し、
    前記第１の絶縁層は、前記第１の領域と重なるように設けられた開口を有し、
    前記第２の絶縁層は、前記開口を介して、前記酸化物半導体層の前記第１の領域と接する第２の領域を有し、
    前記ゲート電極は、前記第２の絶縁層を介して前記ソース電極の側面と対向する第３の領域と、前記第２の絶縁層を介して前記ドレイン電極の側面と対向する第４の領域と、を有することを特徴とする半導体装置。
  4. 請求項３において、
    前記ゲート電極の上面は、前記第２の絶縁層の最上面より低い領域を有することを特徴とする半導体装置。
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