JPH02211635A - 電界効果トランジスターの製造方法 - Google Patents
電界効果トランジスターの製造方法Info
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- JPH02211635A JPH02211635A JP3312989A JP3312989A JPH02211635A JP H02211635 A JPH02211635 A JP H02211635A JP 3312989 A JP3312989 A JP 3312989A JP 3312989 A JP3312989 A JP 3312989A JP H02211635 A JPH02211635 A JP H02211635A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積回路、フラットデイスプレィ等に用いら
れる、電界効果トランジスターの製造方法に関する。
れる、電界効果トランジスターの製造方法に関する。
［従来の技術］
近年、液晶デイスプレィ等のフラットデイスプレィは、
その機動性の高さから、様々な分野での応用が期待され
、盛んに研究が行われている。そしてその応用の際には
、表示領域の拡大、画質の向上が重要な課題である。
その機動性の高さから、様々な分野での応用が期待され
、盛んに研究が行われている。そしてその応用の際には
、表示領域の拡大、画質の向上が重要な課題である。
液晶デイスプレィは大きく分けて、単純マトリクス型と
アクティブマトリクス型に分けられるが、単純マトリク
ス型の場合、時分割で処理して画素の数をふやしている
ため、画質を高くすることに限界がある。そこで、アク
ティブマトリクス型の液晶デイスプレィに大きな期待が
寄せられている。
アクティブマトリクス型に分けられるが、単純マトリク
ス型の場合、時分割で処理して画素の数をふやしている
ため、画質を高くすることに限界がある。そこで、アク
ティブマトリクス型の液晶デイスプレィに大きな期待が
寄せられている。
しかし、アクティブマトリクス型の場合、表示領域の拡
大、画素の増大に伴い、アクティブデバイス等の容量に
よる影響での信号遅延が顕著になるため、電界効果トラ
ンジスターの特性による制限から、画素数に上限がある
。これを解決するには、電界効果トランジスターの特性
の向上が重要な課題である。
大、画素の増大に伴い、アクティブデバイス等の容量に
よる影響での信号遅延が顕著になるため、電界効果トラ
ンジスターの特性による制限から、画素数に上限がある
。これを解決するには、電界効果トランジスターの特性
の向上が重要な課題である。
従来の一般的な電界効果トランジスターの製造方法の一
例を構造の断面図を用いて第２図に示す。
例を構造の断面図を用いて第２図に示す。
［発明が解決しようとする課題］
本発明による電界効果トランジスターは、従来の技術の
項目で述べた電界効果トランジスターの高性能化を実現
するもので、その目的とするところは、従来の電界効果
トランジスターより寄生容量が小さく高速動作が可能な
電界効果トランジスターの製造方法を提供するところに
ある。
項目で述べた電界効果トランジスターの高性能化を実現
するもので、その目的とするところは、従来の電界効果
トランジスターより寄生容量が小さく高速動作が可能な
電界効果トランジスターの製造方法を提供するところに
ある。
［課題を解決するための手段］
本発明による電界効果トランジスターの製造方法は、ソ
ース、ドレイン領域を形成後、該領域を遮光層として使
用してゲート領域のパターニングを行う工程を含むこと
を特徴とする。
ース、ドレイン領域を形成後、該領域を遮光層として使
用してゲート領域のパターニングを行う工程を含むこと
を特徴とする。
［作用］
電界効果トランジスターにおいて、ゲート電極とドレイ
ン電極の間でゲート絶縁膜を介して形成される寄生容量
は、素子の動特性を決定する重大な因子である。例えば
、駆動素子を構成した場合にはその動作速度の上限は、
素子が流せる電流と寄生容量で決まり、流せる電流が大
きいほど、寄生容量が小さいほど動作速度は速くなる。
ン電極の間でゲート絶縁膜を介して形成される寄生容量
は、素子の動特性を決定する重大な因子である。例えば
、駆動素子を構成した場合にはその動作速度の上限は、
素子が流せる電流と寄生容量で決まり、流せる電流が大
きいほど、寄生容量が小さいほど動作速度は速くなる。
また液晶表示パネルの駆動素子に用いた場合には、寄生
容量が大きいほどゲート電極の電位の変化がドレイン電
極に及ぼす影響、すなわちシフトダウンは大きくなり、
寄生容量が大きすぎると液晶にかかる電位は一定ではな
くなり、階調表示等に支障をきたす。
容量が大きいほどゲート電極の電位の変化がドレイン電
極に及ぼす影響、すなわちシフトダウンは大きくなり、
寄生容量が大きすぎると液晶にかかる電位は一定ではな
くなり、階調表示等に支障をきたす。
しかし、従来の電界効果トランジスターは、フォトマス
クの位置合わせの余裕を確保するため、そして基板の熱
伸縮による位置ずれの影響を吸収するため、ゲート電極
とドレイン電極の間に若干の重なりを設けなければなら
ず、該寄生容量の低減にも限界があった。
クの位置合わせの余裕を確保するため、そして基板の熱
伸縮による位置ずれの影響を吸収するため、ゲート電極
とドレイン電極の間に若干の重なりを設けなければなら
ず、該寄生容量の低減にも限界があった。
本発明による電界効果トランジスターの製造方法は、ソ
ース、ドレイン領域を形成後、該領域を遮光層として使
用してゲート領域のパターニングを行う工程を含むこと
を特徴とし、ゆえに従来の電界効果トランジスターのよ
うな位置合わせの必要はなくなり、寄生容量の激減を実
現することが可能である。
ース、ドレイン領域を形成後、該領域を遮光層として使
用してゲート領域のパターニングを行う工程を含むこと
を特徴とし、ゆえに従来の電界効果トランジスターのよ
うな位置合わせの必要はなくなり、寄生容量の激減を実
現することが可能である。
［実施例］
第１図（ａ）〜（ｆ）は、本発明による製造方法の一例
を構造の断面図及び上面より見た図を用いて示した図で
ある。
を構造の断面図及び上面より見た図を用いて示した図で
ある。
（ａ） ガラス基板１上に、減圧ＣＶＤ法により、リ
ンドープの多結晶シリコンを付着させ、フォトリソグラ
フィー法によりソース領域２、 ドレイン領域３をパタ
ーニングし形成する。
ンドープの多結晶シリコンを付着させ、フォトリソグラ
フィー法によりソース領域２、 ドレイン領域３をパタ
ーニングし形成する。
（ｂ） 減圧ＣＶＤ法により、ノンドープの多結晶シ
リコンを付着させ、フォトリソグラフィー法によりチャ
ンネル部４をパターニングし形成する。
リコンを付着させ、フォトリソグラフィー法によりチャ
ンネル部４をパターニングし形成する。
（ｃ） ゲート絶縁膜として機能する二酸化シリコン
薄膜を常圧ＣＶＤ法により付着させ、ゲート酸化膜５を
形成する。
薄膜を常圧ＣＶＤ法により付着させ、ゲート酸化膜５を
形成する。
（ｄ） スパッタリング法により、ゲート電極として
機能する、インジウムと錫の酸化物の混合物よりなる工
Ｔｏ薄膜を形成し、ネガタイプのレジストを塗布して、
フォトマスクを用いないでガラス基板１側より光を照射
して露光し、■Ｔｏ電極をパターニングし、ゲート電極
７のもととなる形状６を形成する。
機能する、インジウムと錫の酸化物の混合物よりなる工
Ｔｏ薄膜を形成し、ネガタイプのレジストを塗布して、
フォトマスクを用いないでガラス基板１側より光を照射
して露光し、■Ｔｏ電極をパターニングし、ゲート電極
７のもととなる形状６を形成する。
（ｅ） 通常のバターニング方法により、’ＩＴＯ薄
膜をパターニングし、ゲート電極７を形成する。
膜をパターニングし、ゲート電極７を形成する。
（ｆ） ゲート電極上に保護膜の二酸化シリコン薄膜
８を付着させ、ソース、ドレイン電極の取り出しのため
に窓領域９を設け、ソース電極１０、ドレイン電極１１
を形成する。
８を付着させ、ソース、ドレイン電極の取り出しのため
に窓領域９を設け、ソース電極１０、ドレイン電極１１
を形成する。
さらに第１図（ｇ）〜（２）は、上記（ａ）〜（ｆ）の
工程の側断面を示す。
工程の側断面を示す。
なお、本発明による実施例では、ゲート電極の材料とし
て、■ＴＯを用いたが、そのほかでも光を通す材料、金
、酸化錫などを用いても同様な効果が期待できる。
て、■ＴＯを用いたが、そのほかでも光を通す材料、金
、酸化錫などを用いても同様な効果が期待できる。
また、本発明による実施例では、チャンネル部の材料と
して多結晶シリコンを用いたが、単結晶シリコン、非晶
質シリコンなどシリコン以外の材料を用いても同様な効
果が期待できることは明らかであり、それらも本発明の
範晴に属する。
して多結晶シリコンを用いたが、単結晶シリコン、非晶
質シリコンなどシリコン以外の材料を用いても同様な効
果が期待できることは明らかであり、それらも本発明の
範晴に属する。
本発明による電界効果トランジスターの製造方法は、従
来の製造方法による電界効果トランジスターよりもはる
かに小さな寄生容量になり、駆動素子に用いた場合には
従来の構造の電界効果トランジスターよりずっと高い周
波数までの使用が可能になった。また液晶表示用の素子
に用いた場合には、シフトダウンがほとんどなくなり、
表示の再現性が飛躍的に向上した。
来の製造方法による電界効果トランジスターよりもはる
かに小さな寄生容量になり、駆動素子に用いた場合には
従来の構造の電界効果トランジスターよりずっと高い周
波数までの使用が可能になった。また液晶表示用の素子
に用いた場合には、シフトダウンがほとんどなくなり、
表示の再現性が飛躍的に向上した。
本発明が、半導体素子形成技術、フラットデイスプレィ
等へもたらす効果は大きなものであることを確信する。
等へもたらす効果は大きなものであることを確信する。
第１図（ａ）〜（１）は、本発明による製造方法の一例
を構造の断面図及び上面より見た図を用いて示した図。 ［発明の効果］ １・・・・・・ガラス基板 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・チャンネル部 ５・・・・・・ゲート酸化膜 ６・・・・・・ゲート電極７のもとどなる形状７・・・
・・・ゲート電極 ８・・・・・・保護膜の二酸化シリコン９・・・・・・
窓領域 １０・・・・・・ソース電極 １１・・・・・・ドレイン電極 第２図（ａ）〜（ｊ）は、従来の製造方法を構造の断面
図及び上面より見た図を用いて示した図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛 雅誉 他１名第 図 図 λ 図
を構造の断面図及び上面より見た図を用いて示した図。 ［発明の効果］ １・・・・・・ガラス基板 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・チャンネル部 ５・・・・・・ゲート酸化膜 ６・・・・・・ゲート電極７のもとどなる形状７・・・
・・・ゲート電極 ８・・・・・・保護膜の二酸化シリコン９・・・・・・
窓領域 １０・・・・・・ソース電極 １１・・・・・・ドレイン電極 第２図（ａ）〜（ｊ）は、従来の製造方法を構造の断面
図及び上面より見た図を用いて示した図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛 雅誉 他１名第 図 図 λ 図
Claims (2)
- （１）電界効果トランジスターにおいて、ソース、ドレ
イン領域を形成後、該領域をフォトエッチング時の遮光
層として使用してゲート領域のパターニングを行なう工
程を含むことを特徴とする電界効果トランジスターの製
造方法。 - （２）透明基板の一主面に形成される電界効果トランジ
スターにおいて、ゲート領域の材料として露光波長に対
して透明な材料を用い、該薄膜形成後にネガタイプのレ
ジストを塗布し、前記ガラス基板の電界効果トランジス
ターの形成される面の反対側より露光する工程を含むこ
とを特徴とする第１項記載の電界効果トランジスターの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312989A JPH02211635A (ja) | 1989-02-13 | 1989-02-13 | 電界効果トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312989A JPH02211635A (ja) | 1989-02-13 | 1989-02-13 | 電界効果トランジスターの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211635A true JPH02211635A (ja) | 1990-08-22 |
Family
ID=12377998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312989A Pending JPH02211635A (ja) | 1989-02-13 | 1989-02-13 | 電界効果トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211635A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199457A (ja) * | 2009-02-27 | 2010-09-09 | Dainippon Printing Co Ltd | トランジスタ素子の製造方法 |
| JP2011044575A (ja) * | 2009-08-21 | 2011-03-03 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1989
- 1989-02-13 JP JP3312989A patent/JPH02211635A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199457A (ja) * | 2009-02-27 | 2010-09-09 | Dainippon Printing Co Ltd | トランジスタ素子の製造方法 |
| JP2011044575A (ja) * | 2009-08-21 | 2011-03-03 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9559211B2 (en) | 2010-07-30 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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