JPH09292632A - アクティブマトリックス液晶表示装置のマトリックスアレイ及び液晶表示装置並びにその製造方法 - Google Patents
アクティブマトリックス液晶表示装置のマトリックスアレイ及び液晶表示装置並びにその製造方法Info
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Abstract
する場合、ゲ−トラインとドレイン電極との間に発生す
る寄生容量を減らすことができるアクティブマトリック
ス液晶表示装置のマトリックスアレイ及びその製造方法
を提供する。 【解決手段】 マトリックスアレイのバスラインと薄膜
トランジスタの最適構造の設計を通して開口率を向上さ
せ省エネルギ−に寄与し、輝度を増加させ、反射度を低
めてコントラスト比を改善し、かつ、寄生容量を減らし
つつチャネル長さを伸ばせるように、薄膜トランジスタ
をゲ−トライン50上に形成させ、ソ−ス電極38とド
レイン電極39の両面で対面するように形成してチャネ
ル領域46を非直線的(L字型)に形成する。
Description
クス液晶表示装置(AMLCD)に係り、マトリックス
アレイのバスラインと薄膜トランジスタの最適構造の設
計を通して開口率を向上させ省エネルギ−に寄与し、輝
度の向上、及び反射度の減少によるコントラスト比を改
善したアクティブマトリックス液晶表示装置のマトリッ
クスアレイ及び液晶表示装置並びにその製造方法に関す
る。
マトリックスアレイは薄膜トランジスタのようなスイッ
チング素子と、これに電気的に連結されており光を透過
したり反射する画素電極を基本単位とする画素子が縦横
に配列された構造を有する。この際、画素の特性を向上
させるために補助容量キャパシタを追加して形成する場
合もある。また、この画素を互いに連結する複数本のゲ
−トバスラインと複数本のデ−タバスライン及び各ゲ−
トバスラインと各デ−タバスラインの終端に形成された
複数のパッドなどが含まれた構造である。
ィブマトリックス液晶表示装置のマトリックスアレイの
各画素は互いに交差するゲ−トライン1とデ−タライン
2があり、ゲ−トライン1から突設されたゲ−ト電極1
1と、ゲ−ト電極に重畳するアイランド状の非晶質シリ
コン層14と、デ−タライン2から突設されたソ−ス電
極16と、ソ−ス電極16に対向形成されたドレイン電
極17を含む薄膜トランジスタ3と、ドレイン電極17
に連結されて形成された画素電極19を有し、隣り合う
ゲ−トライン1の一部領域である第1補助容量キャパシ
タ電極と、第1電極と絶縁層を挟んで重畳する画素電極
19を第2補助容量キャパシタ電極とする補助容量キャ
パシタ4を有する。
ィブマトリックス液晶表示装置のマトリックスアレイに
形成される薄膜トランジスタは、絶縁基板10上に形成
されたゲ−トラインの突起部のゲ−ト電極11と、ゲ−
ト電極11と絶縁基板10の露出された表面上に形成さ
れた第1絶縁膜13と、第1絶縁膜13上に形成されチ
ャネルが生成される、ド−プされていない非晶質シリコ
ン層14とド−プされた非晶質シリコン層15があり、
ド−プされた非晶質シリコン層15上に下部のゲ−ト電
極11と一部重畳するように形成されたソ−ス電極16
と、ソ−ス電極16に対称にゲ−ト電極11と一部重畳
するように形成されたドレイン電極17と、ソ−ス/ド
レイン電極16、17の上部に形成され絶縁基板を保護
するパッシベ−ション層18と、パッシベ−ション層1
8に形成されたコンタクトホ−ルを介してドレイン電極
17と連結形成された画素電極19がある。主として、
ゲ−ト電極11は陽極酸化の可能な導電物質で形成して
ゲ−ト電極の表面に酸化絶縁膜12が形成されている。
画質を具現するために高開口率が求められる。開口率と
は画素面積のうち実際の光が透過する面積の比である。
して薄膜トランジスタ及び補助容量キャパシタの各電極
部は不透明な導電物質で形成されるが、ゲ−トライン、
デ−タライン及び薄膜トランジスタ領域の幅は電流伝達
能力と関わり、補助容量キャパシタの大きさは画素に印
加された電圧維持とフリッカ(Flicker)減少効果などと
かかわり、前述した不透明な領域の縮小には限界があっ
て開口率向上に制限要素として作用する。
ンジスタを形成して開口率を高めようとする技術が提案
されている。図示していないが、この薄膜トランジスタ
の構造は直線形ゲ−トラインの一部領域のゲ−ト電極
と、その上部に形成された第1絶縁膜と、第1絶縁膜上
にアイランド状に形成された半導体層と、半導体層上に
対向して形成されたソ−ス/ドレイン電極よりなり、ソ
−ス電極はデ−タラインに突起部を形成してゲ−ト電極
と一部重畳するように形成した構造であり、ドレイン電
極は画素電極と連結されゲ−ト電極と一部重畳するよう
に形成した構造である。従って、不透明な領域であるゲ
−ト電極を別に形成せず、ゲ−トラインの一部領域を用
いることにより開口率を向上させうる。
タを形成した従来のアクティブマトリックス液晶表示装
置は薄膜トランジスタの構造において、ゲ−トライン/
絶縁層/ソ−ス電極及びドレイン電極のMIM(Metal-I
nsulator-Metal)構造により寄生容量が生ずるが、この
うち画素電極と連結されたドレイン電極とゲ−トライン
との間に発生する寄生容量Cgdはその容量大きさが Cgd = ε(Agd/dgd) (1) であって、液晶の誘電率異方性により現れる画素電圧の
レベルシフト値である△VPの値を決定する要素であ
る。式(1)において、εはゲ−ト電極とドレイン電極
との間に形成された誘電層、すなわち第1絶縁膜及び酸
化絶縁膜の誘電率であり、Agdはゲ−ト電極とドレイン
電極が重なる部位の面積であり、dgdはゲ−ト電極とド
レイン電極との距離を意味する。
値であり、電圧VPCはピクセル電極に印加される電圧の
中間値であり、電圧Vgはゲ−ト電極に印加される電圧
であり、全体容量CtはCgd+CS(補助容量)+CLC
(液晶容量)である。
量CSや液晶容量CLCに比べて極めて小さいとすれば、
分母Ct =CS +CLCとなって定数と仮定しうる。従っ
て、画素レベルシフト値である△VPの大きさは寄生容
量Cgdの大きさに比例することがわかる。
均一、信頼性の劣化などの不良を誘発させる要因であっ
て、良好な画像を得るためには△VPを小さくすべきで
ある。式(2)によれば、△VPの値を低めるためには
寄生容量Cgdの値を低めなければならなく、式(1)に
より、第1絶縁膜の誘電率(ε)を低めたり、距離dgd
の値を大きくしたり、ゲ−ト電極とドレイン電極が重な
る面積Agdを縮める方法がありうる。しかし、前述した
二種の方法は素子の異なる電気的な特性を変化させう
る。
は薄膜トランジスタをゲ−トライン上に形成させ高開口
率化を追求しながら、従来のような寄生容量Cgdが大き
くなる問題点を解決し得る構造の薄膜トランジスタを有
するアクティブマトリックス液晶表示装置のマトリック
スアレイ及び液晶表示装置並びにアクティブマトリック
ス液晶表示装置のマトリックスアレイの製造方法及び薄
膜トランジスタ液晶表示装置の製造方法を提供すること
である。
達成するために本発明は、アクティブマトリックス液晶
表示装置のマトリックスアレイにおいて、絶縁基板と、
前記絶縁基板上に第1方向に延設され、ゲ−ト電極に当
たる第1領域と隣接する前記第1領域を連結する第2領
域を有するゲ−トラインと、前記ゲ−トラインと前記絶
縁基板の露出された表面に形成された第1絶縁膜と、前
記第1絶縁膜上で前記ゲ−トラインの第1領域に重畳し
て形成されたアイランド状の半導体層と、前記半導体層
上で前記ゲ−トラインに交差し、前記ゲ−トラインの第
1領域の上部で前記第1方向の突起部を有し、前記突起
部とその一側部をソ−ス電極と限定するデ−タライン
と、前記半導体層上で前記ソ−ス電極に応ずるように形
成されたドレイン電極を含めてなる複数個の薄膜トラン
ジスタと、前記ドレイン電極に連なり、前記ゲ−トライ
ンの第2領域に重畳されるように形成される画素電極
と、前記ゲ−トラインの第2領域の一部を第1補助容量
キャパシタ電極とする補助容量キャパシタを備える。
晶表示装置のマトリックスアレイの製造方法において、
絶縁基板上に第1導電層を形成する段階と、前記第1導
電層をパタ−ン食刻して前記第1方向に延長されるゲ−
トラインを形成する段階と、前記ゲ−トラインと前記絶
縁基板の露出された部分に絶縁膜を形成する段階と、前
記絶縁膜上に半導体層を形成する段階と、前記ゲ−トラ
インと前記基板の所定部分に重畳するように前記半導体
層をパタ−ン食刻する段階と、前記基板の全面に第2導
電層を形成する段階と、前記第2導電層をパタ−ン食刻
して前記パタ−ン食刻された半導体層上に形成され、前
記第1方向とは異なる方向である第2方向に延長され、
前記パタ−ン食刻された半導体層に連結される突出部を
有し、前記デ−タラインの内側の一部と前記突出部に限
定されるソ−ス電極を有し、前記ゲ−トラインに電圧を
印加する場合、前記デ−タラインの内側一部と前記突出
部から電流が流れるように形成されるデ−タライン及び
前記ソ−ス電極に対応し、前記ソ−ス電極とは所定距離
を隔てて位置するドレイン電極を形成する段階を含む。
明の望ましい実施例を詳述する。
晶表示装置のマトリックスアレイの実施の形態1であっ
て、便宜上、一つの画素を中心として示した。絶縁基板
(図示せず)上に直線状のゲ−トライン50が通り、ゲ
−トライン50に交差して通るデ−タライン60があ
る。デ−タライン60はゲ−トラインと重畳する領域で
ゲ−トライン50の長手方向と同方向の突起部60−1
を有する。また、デ−タラインの突起部60−1及びそ
の一側のデ−タラインより構成されるソ−ス電極38に
応じてドレイン電極39が形成されており、ドレイン電
極39はコンタクトホ−ル43を介して上部の画素電極
45に連結される。この際、ドレイン電極39はゲ−ト
ライン50と一部領域が重畳され、デ−タラインの突起
部60−1とデ−タライン60から等距離を有するよう
に形成される。デ−タライン60及びデ−タラインの突
起部60−1とドレイン電極39の下部には非晶質シリ
コン層36がアイランド状に形成されていて、チャネル
領域46が非直線的、すなわちL形である。この際、電
流はデ−タライン60の突出部60−1のみならずデ−
タライン60のうち突出部の側面部でも流れる。その結
果、チャネルが長くなるので同程度の電流が流れるよう
にする従来の薄膜トランジスタに比べてソ−ス電極の物
理的な大きさを減少させる。従って、本発明によれば、
ソ−ス電極は物理的にさらに小さくてゲ−ト電極とソ−
ス電極の重畳部分が小さくなり、発生される寄生容量C
gdが減少される。
−トライン50上に形成されるが、最下部に第1補助容
量キャパシタ電極であるゲ−トライン50と、第2補助
容量キャパシタ電極40が第1絶縁膜(図示せず)と非
晶質シリコン層及びド−プされた非晶質シリコン層(図
示せず)を挟んで形成されている。第2補助容量キャパ
シタ電極40はパッシベ−ション層(図示せず)で覆わ
れ、パッシベ−ション層に形成されたコンタクトホ−ル
44を介して画素電極45と連結される。
な層、例えばブラックマトリックス(B/M:Black Ma
trix)層41を下部基板に備える。図3でさらに示され
るように、デ−タライン60とゲ−トライン50の一部
領域及び画素電極45の一部領域は互いに重なってい
る。
ないし図10(b)は本発明のアクティブマトリックス
液晶表示装置のマトリックスアレイ製造方法の一実施の
形態を示したもので、図4(a)ないし図10(a)は
図3のII−II線に沿って切断した断面図であり、図4
(b)ないし図10(b)は図3のIII−III線に沿って
切断した断面図である。
ように、透明基板30上にスパッタ装置を用いて第1導
電物質層を形成しパタニングしてゲ−トラインの一部領
域であるゲ−ト電極31及び第1補助容量キャパシタ電
極32を形成する。第1金属物質としてはアルミニウ
ム、アルミニウム合金、モリブデン、モリブデン合金ま
たは陽極酸化可能な金属のうちいずれか一つを用いる。
ように、ゲ−ト電極31及び第1補助容量キャパシタ電
極32を陽極酸化してそれぞれの表面に酸化絶縁膜3
3、34を形成する。次いで、酸化絶縁膜33、34及
び絶縁基板30の露出された表面にシリコン酸化膜また
はシリコン窒化膜を用いて単一または二重絶縁層を形成
して第1絶縁膜35を形成する。
したように、第1絶縁膜上に非晶質シリコンとド−プさ
れた非晶質シリコンを連続して積層した後、食刻工程で
パタニングして薄膜トランジスタのゲ−ト電極31の上
部及び補助容量キャパシタ電極32と重畳されるように
水素化された非晶質シリコン層36とド−プされた非晶
質シリコン層37を形成する。
に、非晶質シリコン層36、ド−プされた非晶質シリコ
ン層37及び第1絶縁膜35の上部に第2導電物質を積
層し、パタニングして突起部を有するデ−タライン60
(図示せず)とドレイン電極39及び第2補助容量キャ
パシタ電極40を形成する。この際、デ−タライン60
の突起部60−1及び突起部の側部のデ−タライン領域
がソ−ス電極38となる。ソ−ス/ドレイン電極38、
39をマスクとして乾式食刻してド−プされた非晶質シ
リコン層37を取り除く。この段階を経れば、ソース電
極38はデータライン60の突起部60−1(図3)に
より定まる部分を備える。この部分は、非晶質シリコン
層36及びドープされた非晶質シリコン層37の上部で
ドレイン電極39が対応的に非直線状、望ましくは直角
に曲がるように、望ましくは曲がっていて、望ましくは
L型である。したがって、曲がったチャネル領域46が
得られる。
に、露出された表面の全面に不透明の絶縁物質であるブ
ラック樹脂を積層しパタニングしてソ−ス電極38とド
レイン電極39の一部及びゲ−ト電極31の上部などの
光を遮断すべき領域にブラックマトリックス41を形成
する。また、補助容量キャパシタの第2補助容量キャパ
シタ電極40の一部を覆うようにブラックマトシックス
41を形成する。従って、ブラックマトリックス41は
全体アレイ上で補助容量キャパシタの一部領域を除いた
ゲ−トラインとデ−タラインを覆うように形成される。
に、ブラックマトリックス41及び第1絶縁膜35など
の露出された表面にスパッタまたは化学気相蒸着(CV
D)装備を用いてシリコン酸化膜またはシリコン窒化膜
でパッシベ−ション層42を形成した後、薄膜トランジ
スタのドレイン電極39及び補助容量キャパシタの第2
補助容量キャパシタ電極40の一部領域が露出されるよ
うに乾式食刻してコンタクトホ−ル43、44を形成す
る。
うに、全面に透明導電物質、望ましくはITO膜を積層
し、続いて薄膜トランジスタのゲ−ト電極31の上部の
パッシベ−ション層42を露出させ、補助容量キャパシ
タのブラックマトリックス41が形成された部位の上部
に形成されたパッシベ−ション層42を露出させ、各画
素毎に画素電極45を分離して形成する。この際、水平
的に見れば、デ−タライン60に沿って画素電極45が
互いに分離される。一方、画素電極45は予め形成され
たコンタクトホ−ル43、44を介してドレイン電極3
9及び補助容量キャパシタの第2補助容量キャパシタ電
極40に接触させる。
施の形態2であって、ソ−ス電極38の一部である突起
部60−1に近接するデ−タライン60とドレイン電極
38に一部重畳するようにゲ−トライン50に突起部5
0−1を形成したもので、基本的な構造は図3の実施の
形態と同様なので説明を省く。
晶表示装置のマトリックスアレイはゲ−ト電極31と第
1補助容量キャパシタ電極32、すなわちゲ−トライン
50を形成しながら突起部50−1を形成する。その
後、図5(a)ないし図10(a)と図5(b)ないし
図10(b)に示した工程を進めて製造しうる。
トリックス液晶表示装置のマトリックスアレイは薄膜ト
ランジスタをゲ−トラインの上部に形成して開口率の増
加を図りながら従来とは異なり、簡単な作図法を通して
わかるように、チャネル領域が非直線的に形成されうる
ので、チャネル長さの増加の効果があって同じチャネル
長さの薄膜トランジスタを製造する場合、ゲ−トライン
とドレイン電極との間に発生する寄生容量を最大限減ら
せる。従って、画素電圧のシフトレベル値である△VP
を減らせてフリッカ現象及び画質の向上を期待できる。
施の形態3を示した平面図であって、エッチストッパが
さらに追加された。本実施の形態3の基本的な構造は実
施の形態1、2において示した通りであるが、その相違
点は次の通りである。すなわち、適宜な大きさのコンタ
クトホ−ルがゲ−トライン82に形成され、このゲ−ト
ライン82をマスクとして用いてエッチストッパが形成
される。
コンタクトホ−ルTが形成されたゲ−トライン82が形
成されている。コンタクトホ−ルの存するゲ−トライン
82部分はコンタクトホ−ルによりゲ−ト領域と非ゲ−
ト領域とに区分される。そして、ゲ−トライン82に交
差してデ−タライン81が形成されている。デ−タライ
ン81はゲ−トライン82と重畳される領域でゲ−トラ
イン82の長手方向に位置し、ゲ−トライン82に形成
されたコンタクトホ−ルTの一部を覆う突起部、すなわ
ちソ−ス電極83に当たる部分を有している。本実施の
形態3において、ソ−ス電極82はエッチストッパのコ
ンタクトホ−ルを介して非晶質シリコン層86に接触さ
れる。そして、画素電極89がソ−ス電極83と同一導
電物質で形成されたドレイン電極84に連結され形成さ
れている。本発明の実施の形態3はゲ−トライン82か
ら延設された突出部が部分的にデ−タライン81に重畳
されている。ここで、ゲ−トラインは突出部を有さず、
図3に示したように直線状をなすように形成することも
できる。
断面図である。
には半導体活性層86が形成されており、その下部にゲ
−トライン82のゲ−ト領域82−1が位置している。
したがって、ソ−ス電極83、ドレイン電極84及び非
晶質シリコン層86が形成された部位の下部に位置した
ゲ−トライン82の部分のゲ−ト領域82−1はスイッ
チング素子の機能を果たす薄膜トランジスタをなす。一
方、すでに示したように、ソ−ス電極83とドレイン電
極84の下部に位置した非晶質シリコン層86には非直
線的なチャネル領域が形成されている。ドレイン電極8
4は保護膜85−2に形成されたコンタクトホ−ルを通
して上部の画素電極89に連結される。そして、エッチ
ストッパ87が走査線のゲ−ト領域82−1と同形状に
半導体活性層86上にオミックコンタクト層80と接し
て形成されている。
んで両側に位置したゲ−トラインのうち非ゲ−ト領域
を、85−1はゲ−ト絶縁膜を、88は走査線の表面上
に形成される陽極酸化膜を示す。
3による液晶表示装置の製造工程図を図12のIV−IV線
に沿って切断した図である。
0上にスパッタ装備を用いて第1導電物質層を形成す
る。以後、導電層をパタ−ン食刻して所定部分にコンタ
クトホ−ルTが形成されたゲ−トライン82を形成す
る。コンタクトホ−ルのあるゲ−トライン部分は二つの
領域82−1、82−2に分かれるが、このうち一つの
領域82−1はゲ−ト領域となり、もう一つの領域は非
ゲ−ト領域82−2となる。第1導電物質としてはアル
ミニウム、アルミニウム合金、モリブデン、モリブデン
合金及び陽極酸化可能な金属のうちいずれか一つを用い
る。以後、ゲ−トライン32の表面上に陽極酸化膜88
を形成する。
膜上に第1絶縁膜85−1を形成する。この際、第1絶
縁膜としてシリコン酸化膜あるいはシリコン窒化膜が使
われる。以後、第1絶縁膜85−1上に非晶質シリコン
層を積層した後、非晶質シリコン層をゲ−トラインのゲ
−ト領域82−1に当たる部分に重畳するようにパタ−
ン食刻する。
リコン層86と露出された第1絶縁膜85−1上にエッ
チストッパ用絶縁膜を形成する。以後、背面露光を施し
て非晶質シリコン層86と露出された第1絶縁膜85−
1上にエッチストッパを形成する。その結果、ゲ−トラ
イン82のコンタクトホ−ルと同位置にコンタクトホ−
ルを有するエッチストッパ87が形成される。
次のような一般の方法を用いて達成できる。
上にエッチストッパ用絶縁膜とポジティブ感光性を有す
るフォトレジスト層を連続的に蒸着する。以後、基板の
背面で光を照射する背面露光を施す。したがって、光は
走査線を除いた部分を通過してポジティブ型のフォトレ
ジスト層に達することになる。その結果、フォトレジス
ト層の露光部分は弱化され、非露光部分は硬化した状態
に残る。その後、現像過程を施せば、フォトレジストの
非露光部分、すなわち走査線のような形状を有するフォ
トレジストパタ−ンが形成される。このフォトレジスト
パタ−ンをマスクとして下部に存するエッチストッパ用
絶縁膜を食刻する。従って、形成されるエッチストッパ
は走査線と同様な形状を有する。本実施の形態ではエッ
チストッパを形成するための別のマスクを必要としな
い。以後、次の工程のためにフォトレジストパタ−ンを
取り除く。
トパ87、露出された非晶質シリコン層及び露出された
第1絶縁膜上にド−プされた非晶質シリコン層と第2導
電層を連続的に形成する。以後、所定の形状通り第2導
電層をパタ−ン食刻して突出部を有するデ−タライン8
2とドレイン電極84を形成する。以後、デ−タライン
とドレイン電極34をマスクとして下部に存するド−プ
された非晶質シリコン層を食刻してオミックコンタクト
層87を形成する。
近傍のデ−タラインの内側の一部がソ−ス電極83に限
定される。従って、平面図(図12)に示したように非
直線形、すなわちL形のチャネルが得られる。
表面にスパッタ装置を用いてシリコン酸化膜あるいはシ
リコン窒化膜よりなる保護膜85−2を形成する。以
後、保護膜85−2をパタ−ン食刻してドレイン電極8
4の一部を露出させるコンタクトホ−ルを形成する。
4の露出された表面に透明導電膜を蒸着した後、パタ−
ン食刻してドレイン電極84に連結される画素電極89
を形成する。
例の他の製造方法を説明するための図であって、図12
のIV−IV切断線に沿って示した工程図である。
ストッパはゲ−トラインのような形状を有している。と
ころが、エッチストッパはオミックコンタクト層を食刻
する過程で生ずる半導体活性層の食刻を防止するために
形成するものなので、半導体活性層上にのみ形成するこ
ともできる。
上にコンタクトホ−ル、ゲ−ト領域82−1及び非ゲ−
ト領域82−2を有するゲ−トラインと陽極酸化膜88
を形成する。
膜85−1、非晶質シリコン層86a、エッチストッパ
用絶縁膜を蒸着し続ける。図16に基づき説明したよう
に、一般の背面露光方法を用いてエッチストッパ用絶縁
膜を形成する。従って、ゲ−トラインのような形状を有
するエッチストッパ87が得られる。
ような形状を有するエッチストッパ87をパタ−ン食刻
して所定部分のみ残し全部取り除く。すなわち、走査線
のゲ−ト領域82−1に当たる部分にのみエッチストッ
パ87を残すが、これは予め作られたマスクパタ−ンを
用いて得られる。以後、全面に蒸着された非晶質シリコ
ン層86aをパタ−ン食刻してエッチストッパ87の外
側に所定部分が露出する非晶質シリコン層86を形成す
る。
明した通り、後続工程を進行してオミックコンタクト
層、信号線、ソ−ス電極、ドレイン電極、保護膜及び画
素電極を形成する。
マトリックス液晶表示装置のマトリックスアレイによれ
ば、薄膜トランジスタをゲ−トラインの上部に形成して
開口率の増加を図りながら、簡単な作図法を通してわか
るように、従来とは異なりチャネル領域が非直線的に形
成されうるのでチャネル長さの増加の効果があり、同一
チャネル長さの薄膜トランジスタを製造する場合、ゲ−
トラインとドレイン電極との間に発生する寄生容量を減
らすことができる。従って、画素電圧のシフトレベル値
である△VPを減らせてフリッカ現象及び画質の向上が
図れる。
を形成する場合は開口率を減少させなく背面露光により
エッチストッパを容易に形成しうる。すなわち、マスク
を別に備えなくても予め形成されたゲ−トラインをマス
クとして用いてエッチストッパを形成できて工程上有利
である。
マトリックスアレイの実施の形態1を示した平面図であ
る。
の実施の形態1による液晶表示装置の製造工程図
(a)、図3のIII−III線に沿って切断して示した本発
明の実施の形態1による液晶表示装置の製造工程図
(b)である。
断して示した本発明の実施の形態1による液晶表示装置
の製造工程図(a)、図3のIII−III線に沿って切断し
て示した本発明の実施の形態1による液晶表示装置の製
造工程図(b)である。
断して示した本発明の実施の形態1による液晶表示装置
の製造工程図(a)、図3のIII−III線に沿って切断し
て示した本発明の実施の形態1による液晶表示装置の製
造工程図(b)である。
断して示した本発明の実施の形態1による液晶表示装置
の製造工程図(a)、図3のIII−III線に沿って切断し
て示した本発明の実施の形態1による液晶表示装置の製
造工程図(b)である。
断して示した本発明の実施の形態1による液晶表示装置
の製造工程図(a)、図3のIII−III線に沿って切断し
て示した本発明の実施の形態1による液晶表示装置の製
造工程図(b)である。
断して示した本発明の実施の形態1による液晶表示装置
の製造工程図(a)、図3のIII−III線に沿って切断し
て示した本発明の実施の形態1による液晶表示装置の製
造工程図(b)である。
切断して示した本発明の実施の形態1による液晶表示装
置の製造工程図(a)、図3のIII−III線に沿って切断
して示した本発明の実施の形態1による液晶表示装置の
製造工程図(b)である。
のマトリックスアレイの実施の形態2を示した平面図で
ある。
のマトリックスアレイの実施の形態3を示した平面図で
ある。
面図である。
発明の実施の形態3による液晶表示装置の製造工程図で
ある。
って切断して示した本発明の実施の形態3による液晶表
示装置の製造工程図である。
って切断して示した本発明の実施の形態3による液晶表
示装置の製造工程図である。
って切断して示した本発明の実施の形態3による液晶表
示装置の製造工程図である。
って切断して示した本発明の実施の形態3による液晶表
示装置の製造工程図である。
発明の実施の形態3による液晶表示装置の他の製造工程
図である。
って切断して示した本発明の実施の形態3による液晶表
示装置の他の製造工程図である。
Claims (34)
- 【請求項1】 アクティブマトリックス液晶表示装置の
マトリックスアレイにおいて、 絶縁基板と、 前記絶縁基板上に第1方向に延設され、ゲ−ト電極に相
当する第1領域と隣接する前記第1領域とを連結する第
2領域を有するゲ−トラインと、 前記ゲ−トラインと前記絶縁基板の露出された表面に形
成された第1絶縁膜と、 前記第1絶縁膜上で前記ゲ−トラインの第1領域に重畳
して形成されたアイランド状の半導体層と、 前記半導体層上で前記ゲ−トラインに交差し、前記ゲ−
トラインの第1領域上部で前記第1方向の突起部を有
し、前記突起部をソ−ス電極に含むデ−タラインと、 前記半導体層上で前記ソ−ス電極に対応するように形成
されたドレイン電極を含めてなる複数個の薄膜トランジ
スタと、 前記ドレイン電極に連結され、前記ゲ−トラインの第2
領域に重畳されるように形成される画素電極と、 前記ゲ−トラインの第2領域の一部を第1補助容量キャ
パシタ電極とする補助容量キャパシタを備えるアクティ
ブマトリックス液晶表示装置のマトリックスアレイ。 - 【請求項2】 前記薄膜トランジスタの前記ソ−ス電
極、前記ドレイン電極及び前記半導体層の露出された表
面と、前記ゲ−トラインと前記デ−タラインの上部に形
成され、前記画素電極と一部重畳して形成されたブラッ
クマトリックスをさらに含むことを特徴とする請求項1
に記載のアクティブマトリックス液晶表示装置のマトリ
ックスアレイ。 - 【請求項3】 前記1補助容量キャパシタ電極の一部領
域と重畳するように前記第1補助容量キャパシタの上部
に形成されたブラックマトリックスをさらに含むことを
特徴とする請求項1に記載のアクティブマトリックス液
晶表示装置のマトリックスアレイ。 - 【請求項4】 前記補助容量キャパシタは、 前記ゲ−トラインの第2領域の一部領域である第1補助
容量キャパシタ電極と、 前記第1補助容量キャパシタ電極と前記絶縁基板の露出
された表面上に形成された電極絶縁膜と、 前記電極絶縁膜上に形成された半導体層と、 前記半導体層上に形成された第2補助容量キャパシタ電
極と 前記第2補助容量キャパシタ電極の一部を覆うブラック
マトリックスと、 前記電極絶縁膜と前記第2補助容量キャパシタ電極と前
記ブラックマトリックスの露出された表面に形成され、
前記第2補助容量キャパシタ電極の上部にコンタクト領
域が限定されたパッシベ−ション層と、 前記コンタクト領域を介して前記第2補助容量キャパシ
タ電極と連結された画素電極を含めてなることを特徴と
する請求項3に記載のアクティブマトリックス液晶表示
装置のマトリックスアレイ。 - 【請求項5】 前記ゲ−トラインは直線形であり、同一
な幅を有することを特徴とする請求項1に記載のアクテ
ィブマトリックス液晶表示装置のマトリックスアレイ。 - 【請求項6】 前記ゲ−トラインは前記ソ−ス電極の一
部と前記ドレイン電極に一部重畳される突起部を有する
ことを特徴とする請求項1に記載のアクティブマトリッ
クス液晶表示装置のマトリックスアレイ。 - 【請求項7】 前記ソ−ス電極と前記ドレイン電極は前
記薄膜トランジスタで角をなすチャネル領域を形成する
ことを特徴とする請求項1に記載のアクティブマトリッ
クス液晶表示装置のマトリックスアレイ。 - 【請求項8】 前記ソ−ス電極と前記ドレイン電極が形
成するチャネル領域は前記ゲ−トラインの線幅内で前記
ドレイン電極を囲むことを特徴とする請求項1に記載の
アクティブマトリックス液晶表示装置のマトリックスア
レイ。 - 【請求項9】 液晶表示装置において、 第1方向に延設されるゲ−トラインと、 前記ゲ−トラインに交差するように前記第1方向と異な
る第2方向に延設され、前記第1方向に突出される第1
領域と前記第1領域に隣り合う第2領域を有するデ−タ
ラインと、 前記ゲ−トラインに電圧を印加する場合、前記デ−タラ
インの第1領域及び第2領域から電流が流れるように前
記デ−タラインの第1領域と第2領域とから隔離され形
成されるドレイン電極を備える液晶表示装置。 - 【請求項10】 前記デ−タラインの第2領域は前記デ
−タラインの第1領域に接触することを特徴とする請求
項9に記載の液晶表示装置。 - 【請求項11】 前記ゲ−トラインと前記デ−タライン
は前記基板上に形成され、前記デ−タラインの第1領域
及び第2領域は前記基板の所定部分を限定し、前記ソ−
ス電極が前記基板の所定部分に重畳されることを特徴と
する請求項10に記載の液晶表示装置。 - 【請求項12】 前記第1方向と前記第2方向は互いに
垂直であることを特徴とする請求項9に記載の液晶表示
装置。 - 【請求項13】 前記デ−タラインの第1領域及び第2
領域に重畳されるブラックマトリックスを形成すること
を特徴とする請求項9に記載の液晶表示装置。 - 【請求項14】 前記デ−タラインの前記第1領域、前
記第2領域の上部領域及び前記ゲ−トラインの第1領域
に重畳され、前記ゲ−トラインの第2領域を露出させる
ブラックマトリックスと、 前記ゲ−トラインの第2領域を電極として使う補助容量
キャパシタをさらに含むことを特徴とする請求項9に記
載の液晶表示装置。 - 【請求項15】 前記ドレイン電極に連結され、その一
部が前記ブラックマトリックス上に形成される画素電極
をさらに含むことを特徴とする請求項13に記載の液晶
表示装置。 - 【請求項16】 前記ゲ−トラインの第2領域に一部が
重畳され、前記ストレ−ジキャパシタの一電極として使
われる画素電極をさらに含むことを特徴とする請求項1
4に記載の液晶表示装置。 - 【請求項17】 液晶表示装置において、 第1方向に延長される第1領域と第2方向に延長される
第2領域を有するゲ−トラインと、 前記第2方向に延長され、前記第1方向に突出されて前
記ゲ−トラインの第1領域に重畳される突出部である第
1領域と、前記第1領域に隣接し、前記ゲ−トラインの
第2領域に重畳される第2領域を有するデ−タライン
と、 前記デ−タラインの第1領域及び第2領域から所定距離
を隔てて形成され、前記ゲ−トラインに電圧を印加する
場合、前記デ−タラインの第1及び第2領域から電流が
流れるように前記デ−タラインの第1領域と第2領域と
分離されて形成されるソ−ス電極を含む液晶表示装置。 - 【請求項18】 前記第1方向と前記第2方向は互いに
垂直であることを特徴とする請求項17に記載の液晶表
示装置。 - 【請求項19】 前記デ−タラインの前記第2領域は前
記デ−タラインの前記第1領域に隣接することを特徴と
する請求項17に記載の液晶表示装置。 - 【請求項20】 前記ゲ−トラインと前記デ−タライン
は前記基板上に形成され、前記デ−タラインの第1領域
及び第2領域は前記基板の所定部分を限定し、前記ソ−
ス電極が前記基板の所定部分に重畳することを特徴とす
る請求項17に記載の液晶表示装置。 - 【請求項21】 アクティブマトリックス液晶表示装置
のマトリックスアレイにおいて、 絶縁基板と、 前記絶縁基板上に第1方向に延設され、ゲ−ト領域に当
たる第1領域と、非ゲ−ト領域に当たる第2領域と、前
記第1領域と前記第2領域に近接するコンタクトホ−ル
を有するゲ−トラインと、 前記ゲ−トラインと前記露出された絶縁基板上に形成さ
れる第1絶縁膜と前記ゲ−トラインのコンタクトホ−ル
の一部と第1領域に重畳されるアイランド状の半導体活
性層と、 前記半導体活性層の一部を露出させるように形成される
エッチストッパと、 前記ゲ−トラインに交差し、前記第1方向に形成され、
前記露出された半導体活性層に連結される突出部である
第1領域と前記第1領域に隣接する第2領域を有し、前
記デ−タラインの第1、第2領域が前記ゲ−トラインに
重畳され、前記デ−タラインの突出部と前記デ−タライ
ンの内側の一部をソ−ス電極とするデ−タラインと、 前記ソ−ス電極に応ずるように形成されるドレイン電極
を含むアクティブマトリックス液晶表示装置のマトリッ
クスアレイ。 - 【請求項22】 前記エッチストッパは第1領域と第2
領域を有するゲ−トラインの形状と同一であることを特
徴とする請求項21に記載のアクティブマトリックス液
晶表示装置のマトリックスアレイ。 - 【請求項23】 前記エッチストッパは前記ゲ−トライ
ンの第1領域と同形状で形成されることを特徴とする請
求項21に記載のアクティブマトリックス液晶表示装置
のマトリックスアレイ。 - 【請求項24】 前記ゲ−トラインは直線形で形成さ
れ、均一な幅を有することを特徴とする請求項21に記
載のアクティブマトリックス液晶表示装置のマトリック
スアレイ。 - 【請求項25】 前記ゲ−トラインは前記ドレイン電極
と前記ソ−ス電極の一部に重畳される突出部を有するこ
とを特徴とする請求項21に記載のアクティブマトリッ
クス液晶表示装置のマトリックスアレイ。 - 【請求項26】 前記ソ−ス電極と前記ドレイン電極は
前記薄膜トランジスタで角をなすチャネル領域を形成す
ることを特徴とする請求項21に記載のアクティブマト
リックス液晶表示装置のマトリックスアレイ。 - 【請求項27】 アクティブマトリックス液晶表示装置
のマトリックスアレイの製造方法において、 絶縁基板上に第1導電層を形成する段階と、 前記第1導電層をパタ−ン食刻して前記第1方向に延長
されるゲ−トラインを形成する段階と、 前記ゲ−トラインと前記絶縁基板の露出された部分に絶
縁膜を形成する段階と、 前記絶縁膜上に半導体層を形成する段階と、 前記ゲ−トラインと前記基板の所定部分に重畳するよう
に前記半導体層をパタ−ン食刻する段階と、 前記基板の全面に第2導電層を形成する段階と、 前記第2導電層をパタ−ン食刻して、前記パタ−ン食刻
された半導体層上に形成され、前記第1方向とは異なる
方向である第2方向に延長され、前記パタ−ン食刻され
た半導体層に連結される突出部を有し、前記デ−タライ
ンの内側の一部と前記突出部に限定されるソ−ス電極を
有し、前記ゲ−トラインに電圧を印加する場合、前記デ
−タラインの内側一部と前記突出部から電流が流れるよ
うに形成されるデ−タライン、及び、前記ソ−ス電極に
対応し、前記ソ−ス電極とは所定距離を隔てて位置する
ドレイン電極を形成する段階を含むアクティブマトリッ
クス液晶表示装置のマトリックスアレイの製造方法。 - 【請求項28】 前記基板の露出部分に透明導電層を形
成する段階と、 前記透明導電層をパタ−ン食刻して前記ドレイン電極に
連結される画素電極を形成する段階をさらに含むことを
特徴とする請求項27に記載のアクティブマトリックス
液晶表示装置のマトリックスアレイの製造方法。 - 【請求項29】 前記パタ−ン食刻された半導体層に重
畳するブラックマトリックスを形成することを特徴とす
る請求項27に記載のアクティブマトリックス液晶表示
装置のマトリックスアレイの製造方法。 - 【請求項30】 前記第1方向は前記第2方向に垂直で
あることを特徴とする請求項27に記載のアクティブマ
トリックス液晶表示装置のマトリックスアレイの製造方
法。 - 【請求項31】 薄膜トランジスタ液晶表示装置の製造
方法において、 絶縁基板上に第1導電層を積層する段階と、 前記第1導電層をパタ−ン食刻してゲ−ト領域と非ゲ−
ト領域が限定されコンタクトホ−ルの存する走査線を形
成する段階と、 前記走査線と前記絶縁基板の露出された表面に第1絶縁
膜を積層する段階と、 前記第1絶縁膜上に非晶質シリコン層を積層する段階
と、 前記非晶質シリコン層をパタ−ン食刻して前記走査線の
ゲ−ト領域と前記コンタクトホ−ルの一部に重畳される
半導体活性層を形成する段階と、 前記半導体活性層上と前記第1絶縁膜の露出された表面
にエッチストッパ用の絶縁膜を積層する段階と、 前記エッチストッパ用の絶縁膜を背面露光工程を用いて
パタ−ン食刻して前記走査線の形状の通り形成して前記
活性層の一部を露出させるエッチストッパを形成する段
階と、 前記エッチストッパ上と前記半導体活性層の露出された
表面にド−プされた非晶質シリコン層と第2導電層を順
次に積層する段階と、 前記第2導電層と前記ド−プされた非晶質層をパタ−ン
食刻して前記半導体活性層に一部が接するソ−ス電極
と、前記ソ−ス電極に連結される信号線と、前記ソ−ス
電極に応ずるドレイン電極を形成する段階を含むことを
特徴とする薄膜トランジスタ液晶表示装置の製造方法。 - 【請求項32】 前記背面露光工程を用いる前記エッチ
ストッパの形成段階は、 前記エッチストッパ用の絶縁膜上に所定の感光性を有す
るフォトレジスト層を連続蒸着する段階と、 前記基板の背面で前記走査線をマスクとして前記フォト
レジスト層を選択露光する段階と、 前記選択露光されたフォトレジスト層を現像してフォト
レジストパタ−ンを形成する段階と、 前記フォトレジストパタ−ンをマスクとして前記エッチ
ストッパ用の絶縁膜を食刻してエッチストッパを形成す
る段階を含むことを特徴とする請求項31に記載の薄膜
トランジスタ液晶表示装置の製造方法。 - 【請求項33】 前記基板の全面に第2絶縁膜を積層す
る段階と、 前記第2絶縁膜をパタ−ン食刻して前記ドレイン電極の
一部を露出させるコンタクトホ−ルを形成する段階と、 前記コンタクトホ−ルを介して前記ドレイン電極に連結
される画素電極を形成する段階をさらに含むことを特徴
とする請求項31に記載の薄膜トランジスタ液晶表示装
置の製造方法。 - 【請求項34】 薄膜トランジスタ液晶表示装置の製造
方法において、 絶縁基板上に第1導電層を積層する段階と、 前記第1導電層をパタ−ン食刻してゲ−ト領域と、前記
ゲ−ト領域の一側に置かれるコンタクトホ−ルと、前記
ゲ−ト領域と前記コンタクトホ−ルに連結される非ゲ−
ト領域を有する走査線を形成する段階と、 前記走査線と前記絶縁基板の露出された表面に第1絶縁
膜、非晶質シリコン層、エッチストッパ用の絶縁膜を連
続積層する段階と、 前記エッチストッパ用の絶縁膜を背面露光工程を用いて
パタ−ン食刻して前記走査線の形状通り形成され前記活
性層の一部を露出させてエッチストッパを形成する段階
と、 前記エッチストッパをパタ−ン食刻して前記走査線のゲ
−ト領域に当たる部分のみ残留させる段階と、前記非晶
質シリコン層をパタ−ン食刻して前記エッチストッパの
外側に露出される半導体活性層を形成する段階と、 全面にド−プされた非晶質シリコン層と第2導電層を順
次に積層する段階と、 前記第2導電層と前記ド−プされた非晶質層をパタ−ン
食刻して前記半導体活性層に一部が接するソ−ス電極
と、前記ソ−ス電極に連結される信号線と、前記ソ−ス
電極に応ずるドレイン電極を形成する段階を含むことを
特徴とする薄膜トランジスタ液晶表示装置の製造方法。
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JP3654474B2 JP3654474B2 (ja) | 2005-06-02 |
Family
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040507 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050224 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140311 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
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