JPH08236779A - 基板の表面にアレイ回路を形成する方法 - Google Patents

基板の表面にアレイ回路を形成する方法

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JPH08236779A
JPH08236779A JP34298895A JP34298895A JPH08236779A JP H08236779 A JPH08236779 A JP H08236779A JP 34298895 A JP34298895 A JP 34298895A JP 34298895 A JP34298895 A JP 34298895A JP H08236779 A JPH08236779 A JP H08236779A
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イー−ウェイ・ウー
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Abstract

(57)【要約】 【課題】 ＬＣＤディスプレイ等において、スキャン線
の抵抗を下げるとともに製造を容易にすること。 【解決手段】 本方法は、おおよそ第一方向に延びるＭ
本のスキャン線を含む一方のパターン導電層を形成し、
また、おおよそ第一以外の第二方向に延びるＮ本のデー
タ線を含む他のパターン導電層を形成する。スキャン線
は金属を含むことが出来る。アレイ回路は、１〜Ｍの各
値ｍと、１〜Ｎの各値ｎについて、ｍ番目のスキャン線
とｎ番目のデータ線が交差する交差域を含む。また、ｍ
番目のスキャン線とｎ番目のデータ線に結合される、少
なくとも一つの交差域のセル回路も形成する。セル回路
は、ｎ番目のデータ線と信号をやりとりするためのデー
タ用リード線を有する素子を具備している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に形成され
る回路に関するものである。更に具体的に述べると、本
発明はアレイに関するものである。
【０００２】
【従来の技術】ルイス，Ａ．ならびにウー，イー−Ｗ．
著「アクティブマトリックス液晶ディスプレイのための
多結晶シリコンＴＦＴ（Ｐｏｌｙｓｉｌｉｃｏｎ ＴＦ
Ｔ ｆｏｒ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ）」 ＩＥＩＣ
Ｅ ＴＲＡＮＳＡＣＴＩＯＮＳ，Ｖｏｌ．Ｊ７６−ＣＩ
Ｉ，Ｎｏ．５，１９９３年５月、ｐｐ．２１１−２２６
には、多結晶シリコン（多結晶Ｓｉ）薄膜トランジスタ
（ＴＦＴ）の製作とならびに多結晶Ｓｉアクティブマト
リックス液晶ディスプレイ（ＡＭＬＣＤ）画素デザイン
について説明がなされている。
【０００３】ウー，イー−Ｗ．著「高精細度ディスプレ
イとＴＦＴ−ＬＣＤの技術動向（Ｈｉｇｈ−ｄｅｆｉｎ
ｉｔｉｏｎ ｄｉｓｐｌａｙｓ ａｎｄ ｔｒｅｎｄｓ
ｉｎ ＴＦＴ−ＬＣＤｓ）」 Ｊｏｕｒｎａｌ ｏｆ
ｔｈｅ ＳＩＤ，Ｖｏｌ．２， Ｎｏ．１，１９９
４，ｐｐ．１−１４には、ＴＦＴ付きＡＭＬＣＤに焦点
をあてながら種々の液晶ディスプレイ（ＬＣＤ）が説明
されている。
【０００４】本発明は、基板に制作された回路のアレイ
に悪影響を及ぼす問題に対処するものである。
【０００５】二次元（２Ｄ）アレイは、例えば、前述の
ウーの記事の図３に記載されているように、直交方向延
びる二セットの導線を具備することができる。一方の方
向に延びる各線がアレイの行に信号を供給でき、他方の
方向に延びる各線がアレイの列に信号を供給できる。
【０００６】従来、２Ｄアレイの各々の列−行位置は、
場合によっては「セル」と呼ばれる回路を含んでいる。
この回路は、セルの列と行の組み合わせに線上の信号を
供給する。説明的に「データ線」を呼ばれる一方の平行
線セットを介し、各セルはセルの状態を決定または指示
する信号を受信または供給する。説明的に「スキャン
線」と呼ばれる他方の平行線セットを介し、スキャン線
沿いの各セルは、セルがそのデータ線と信号をやりとり
出来るようにする信号を受信する。本明細書中で「セル
領域」を呼ばれる、データ線とスキャン線によって制限
された各セルの領域は、アレイ外部のソースと信号をや
りとりするトランスジューサとして利用できる。
【０００７】
【発明が解決しようとする課題】従来のアレイでは、各
スキャン線は周期的なスキャン信号を供給する。この信
号により、スキャン線に結合された各セルの素子は、短
時間間隔の各サイクルのときに、そのデータ線と信号を
やりとり出来るようになる。従って、スキャン信号とデ
ータ線上の信号とを緊密に同期化することは、アレイを
うまく作動させる上で重要である。また、スキャン信号
はアレイへの高品質な遷移を維持しなくてはならない。
スキャン線が高抵抗を有すれば、その伝播遅延も高く、
それは信号ひずみの原因となり、正確な信号同期化が妨
げられ、不正確なデータのロードや抽出の原因となる。
【０００８】従来の技術の中には、金属のスキャン線を
使用することによってスキャン線の抵抗の問題に対処し
たものがある。しかし、従来、各セルの回路は半導体の
チャネルを含んでおり、従来、チャネルの導電性は、ト
ランジスタのゲートと類似しているために「ゲート信
号」と呼ばれることもあるスキャン信号により、制御さ
れていた。従って、これまで、金属のスキャン線は、半
導体チャネルの上に広がって、イオン注入や水素添加の
ような製造工程に関わる問題ならびにスケーリングの線
幅調整のような設計に関わる問題の原因ともなった。
【０００９】このような製造上の問題は、多結晶Ｓｉ
ＴＦＴにとって特に重大である。多結晶Ｓｉチャネルの
欠陥を不活性化する水素添加は、多結晶Ｓｉに対して、
金属とは異なった悪影響を及ぼす。また、自己整合イオ
ン注入には収縮金属線が必要であるのだが、これは、特
に高密度ディスプレイで、線幅制御の問題を招く。
【００１０】物質の適合性によりゲートと絶縁物の間の
酸化物／半導体のインタフェースは安定しているので、
多結晶Ｓｉ ＴＦＴアレイで多結晶Ｓｉスキャン線を利
用して、各ＴＦＴに卓越したゲート酸化物完全性を提供
するという従来技術もある。これにより製造上の問題は
回避されるが、スキャン線の抵抗が増大し、多数の応用
技術に合った十分な大きさのアレイサイズまたは十分な
高さ密度といったものが犠牲になる。ドーピングされた
アルミニウムの抵抗率は０．３オーム／平方以下と低い
のに対し、多結晶Ｓｉのそれは３０−５０オーム／平方
であるので、多結晶Ｓｉスキャン線の抵抗を小さくする
ためにアルミニウムの分路を設けることが提案されてい
る。しかしながら、多結晶Ｓｉチャネルの欠陥を不活性
化する水素添加により、金属と多結晶Ｓｉの間のインタ
フェースでの原子混合のため、分路スキャン線も劣化さ
れる。
【００１１】
【課題を解決するための手段】本発明は、スキャン線の
抵抗の問題に対して、製造上の問題をも回避する更に確
実な解決法を提供する。本発明は、金属スキャン線の長
所を保ちつつ多結晶Ｓｉゲート線の長所を得る技術の発
見に基づくものである。この技術では、金属スキャン線
とそのスキャン線に結合される半導体線が提供される。
半導体線はチャネルと交差しており、スキャン線上の信
号がチャネルの導電性を制御するように導電性が備わっ
ている。
【００１２】この技術は、基板表面にアレイを形成する
方法に実施できる。本方法は、おおよそ第一方向に延び
るＭ本のスキャン線を含む一方のパターン導電層を形成
し、また、おおよそ第一以外の第二方向に延びるＮ本の
データ線を含む他のパターン導電層を形成する。スキャ
ン線は金属を含むことが出来る。アレイ回路は、１〜Ｍ
の各値ｍと、１〜Ｎの各値ｎについて、ｍ番目のスキャ
ン線とｎ番目のデータ線が交差する交差域を含む。
【００１３】本方法は、また、ｍ番目のスキャン線とｎ
番目のデータ線に結合される、少なくとも一つの交差域
のセル回路も形成する。セル回路は、ｎ番目のデータ線
と信号をやりとりするためのデータ用リード線を有する
素子を具備している。セル回路を形成するために、本方
法は、ｎ番目のデータ線に結合するための第一結合点
と、データ用リードに結合するための第二結合点の間に
延びる、第一の線を含む第一パターン半導体層を形成す
る。第一の線は、第一および第二結合点の間にチャネル
を具備する。本方法は、ｍ番目のスキャン線に結合する
ための第三結合点から延びる第二の線を含む第二パター
ン半導体層も形成する。第二の線は、チャネルで第一の
線と交差し、導電性を有する。
【００１４】第一パターン導電層、第二パターン導電
層、セル回路を形成する場合、本方法は、ｍ番目のスキ
ャン線が、ｎ番目のデータ線とデータ用リードの間の第
一の線の導電性を制御するように、第一、第二、第三結
合点での電気的結合部を形成する。
【００１５】第一ならびに第二パターン半導体層の各々
は、多結晶シリコンを含んでいる。第一層は、第二層の
前に形成されるので、第二の線と基板の間にチャネルが
存在し、従って、ドーパントの注入から保護される。
【００１６】第一パターン半導体層は、第一の線に結合
されるデータ用リードを具備できる。従って、本方法
は、データ用リードならびに最初の線の結合部分にドー
パントを注入することによって、第二結合点に電気的結
合部を形成できる。また、本方法は、リソグラフィによ
り第一パターン半導体層を生成できるので、第一パター
ン半導体層は、第一の線と、データ用リードと、ならび
にｍ番目のスキャン線の一部に沿ったコンデンサ電極、
との結合形状を含む。次に、コンデンサ電極とｍ番目の
スキャン線の間の絶縁層は、容量性領域となる。第二の
線、第一の線のチャネルリード、ならびにコンデンサ電
極は一度にドーピング可能で、個別のコンデンサマスク
や個別のコンデンサ注入の必要がない。
【００１７】第一結合点の電気接続部を形成するため
に、本方法は、絶縁層を通る第一結合点までの開口部を
リソグラフィで生成できる。次いで、本方法は、開口部
を通過するデータ線層を被着させて、データ線層と第一
の線の間の結合インタフェースを形成できる。本方法
は、リソグラフィにより、データ線層からデータ線を生
成できる。
【００１８】本方法は、ｍ番目のスキャン線と、第三結
合点の第二の線の間に金属／半導体インタフェースを形
成できる。例えば、本方法は、金属を含むスキャン線層
を第二の線の上に被着させて、金属−半導体インタフェ
ースを形成する。その後、本方法は、リソグラフィによ
り、スキャン線層からスキャン線を生成できる。
【００１９】前述の技術は、非常に低抵抗の、従って極
めて信号遅延が少なく低信号ひずみが小さい金属スキャ
ン線を提供するので、好都合である。ゲートを形成する
際にスキャン線を改変する必要がないので、スキャン線
は、導電性を下げるキンク等の変態のない、まっすぐで
均一な連続金属線にできる。
【００２０】この技術は、金属線でなく、半導体線によ
って制御されるチャネルを提供するので好都合でもあ
る。スキャン線をチャネル領域から離間できるため、自
己整合性のあるソースとドレインを形成するイオン注入
のような多結晶Ｓｉ ＴＦＴ製造に関係する水素添加等
の工程で、スキャン線とチャネルの金属間に干渉が生じ
ないため、この技術は多結晶Ｓｉ ＴＦＴアレイに使用
できる。
【００２１】この技術は、セル領域を非常に効率的に利
用できるので好都合でもある。各セルの回路は、セルの
データ線の縁部間に一個または二個のチャネルを具備
し、ならびに、スキャン線がデータ線と交差する領域に
てセルのスキャン線と結合する半導体ゲート線を具備で
きる。その結果、チャネルとゲート線がセル領域を占有
することはない。
【００２２】この技術は、セルが記憶用コンデンサを具
備しているアレイには特に好都合である。ウーの記事の
図４ならびに図５に記載されているように、２Ｄアレイ
の各セルは、適当な記憶時間のあいだセル内に電圧を保
持するコンデンサを具備できる。ＬＣＤアレイまたは液
晶ライトバルブ（ＬＣＬＶ）アレイでは、例えば、コン
デンサは、周辺の液晶材料の配向を制御する電圧を維持
できる。一方、センサアレイでは、コンデンサは、セル
用センサが受け取ったエネルギー量を示す電圧を維持で
きる。同様に、エネルギー注入アレイでは、コンデンサ
はセルのエミッタによって注入されるエネルギーを示す
電圧を保持できる。
【００２３】利益の一つは、この技術は、スキャン線の
一部が第一電極を形成し且つスキャン線と基板の間の半
導体層に第二電極を形成するようにして、スキャン線の
下のコンデンサの製造を簡単にすることである。従来、
コンデンサの製造には、半導体チャネルがドーピングさ
れないように保護しながらドーピング対象のコンデンサ
の電極領域を選択する付加的なマスキング作業が必要で
あった。しかしながら、これは、電圧依存キャパシタン
スの防止が必要なコンデンサ注入ドーピングのレベル
と、注入ドーピングされたフォトレジストの剥離による
Ｓｉ／ＳｉＯ２の損傷の間のトレードオフを要した。ス
キャン線の縁部を越えて第二電極を延ばして付加的な注
入を受ける領域を提供する従来技術もある。
【００２４】この技術は、付加的なマスキング作業なら
びに付加的な注入作業なしで、ソース／ドレイン領域と
同じ方法でコンデンサを製造できるようにするものであ
る。従って、キャパシタンスが電圧依存ではないこと保
証するために、コンデンサは濃くドーピングされる。ま
た、第二電極はスキャン線の縁部を越えて延ばす必要は
ないが、縁部をスキャン線の縁部と位置合わせすること
が出来る。また、近傍セルの第二電極は、連結のない分
離に必要な最小限の間隔、ウェーハサイズのアレイの場
合は約１μｍ、大面積アレイ場合は約２または３μｍ、
で隔離されるだけでよい。換言すると、第二電極をでき
る限り交差域に延ばすことにより、コンデンサの面積を
最大にできる。コンデンサの面積を最大限にした結果、
コンデンサは、スキャン線とデータ線で制限されるセル
域の一部を占有する必要がなくなる。
【００２５】第二電極はごく薄い半導体層であり、狭い
間隔で分離されているので、第二電極の上に形成される
金属スキャン線は、その長さ方向の全部の箇所で同じ幅
と厚さを備えた、ほぼ均一な断面をアレイ全域で有する
ことができる。従って、スキャン線の導電性も最大とな
る。
【００２６】スキャン線の下のコンデンサの面積を最大
にした結果、当該技術により、セル領域を犠牲にせず
に、更に大きな有用領域と更に大きなセル密度が実現す
ることができた。従って、当該技術は、ディスプレイ、
ライトバルブ、センサのような、光透過形、感知形、ま
たは放出形の装置に特に好都合である。更に、多結晶Ｓ
ｉ ＴＦＴに実施される場合、当該技術により、同一基
板上のアレイの外側境界の周りの周辺回路が集積化さ
れ、スキャン線ならびにデータ線の駆動または感知回路
となる。
【００２７】
【発明実施の形態】図１は、セルの回路が金属スキャン
線と導電半導体線を含んでいるアレイを製造する際に実
施される機能を示す概略配置計画図であり、導電半導体
線はチャネルの導電性を制御するゲート信号を供給す
る。図２は、図１の機能を実施できる一般的な工程を示
すフローチャートである。図３は、図１の機能を実施で
きる別の一般的な工程を示すフローチャートである。図
４は、セル回路の半導体層を示す概略配置計画図であ
る。図５は、図４の線ａ−ａについての概略断面図であ
る。図６は、図４の線ｂ−ｂについての概略断面図であ
る。図７は、図４の線ｃ−ｃについての概略断面図であ
る。図８は、図４の線ｄ−ｄについての概略断面図であ
る。図９は、図４のようにセル回路を生成する工程を示
すフローチャートである。図１０は、図９に記載されて
いるように生成されたアレイを具備するディスプレイの
断面図である。
【００２８】図１−図３は、本発明の全般的特徴を示
す。図１は、金属スキャン線に結合され、且つ、データ
線とデータ用リードへの結合部間のチャネルにて別の半
導体線と交差する半導体線をセル回路が具備しているＭ
×Ｎアレイ形成する機能を図式的に示したものである。
図２は、図１に記載の機能を実施する際の一般工程を示
す。図３は、図１に記載の機能を実施するための他の一
般工程を示す。
【００２９】図１に図示されているように、図１の回路
１０は、多数の機能を実施すＲことによって生成でき
る。”Ａ”で示されている一機能は、各々が金属を含ん
でいる、Ｍ番目のスキャン線３０と別のスキャン線を形
成するものである。”Ｂ”で示されている別の機能は、
交差域３４のような交差域でスキャン線と交差する、ｎ
番目のデータ線３２ならびに他のデータ線を形成するも
のである。
【００３０】更に別の機能は、各交差域のセル回路を生
成することである。この機能は、ｎ番目のデータ線３２
と信号をやりとりするためのデータ用リードを有する素
子４０を生成するものである。更に、”Ｃ１”で示され
る、この機能の一部は、ｎ番目のデータ線３２と素子４
０のデータ用リードの間に結合される半導体線４２を形
成する。”Ｃ２”で示される、この機能の別の一部は、
チャネル４６で半導体線４２と交差する、導電性を備え
た半導体線４４を形成する。
【００３１】更に別の機能は、適切な結合点にて電気結
合部を形成することである。”Ｄ１”で示される、この
機能の一部分は、ｎ番目のデータ線３２と半導体線４２
の間に電気的結合部を形成することである。”Ｄ２”で
示される、この機能の第二部分は、半導体線４２と素子
４０のデータ用リードの間に電気的結合部を形成するこ
とである。”Ｄ３”で示される、この機能の第三部分
は、ｍ番目のスキャン線３０と半導体線４４の間に電気
的結合部を形成することである。これらの結合部のため
に、ｍ番目のスキャン線３０の信号がチャネル４６の導
電性を制御するのである。
【００３２】図１の機能は、基板上に回路を生成する種
々の技術を利用して、多数の方法で実施可能である。
【００３３】図２は、図１の機能を実施できる一般的な
工程の順序を示す。
【００３４】ボックス６０の工程は、第一半導体層を被
着させて、リソグラフィによりパターン形成し、図１の
半導体線４２を生成する。ボックス６０の工程は、デー
タ用リードならびに、コンデンサ電極のような素子４０
の他の部分も生成できる。
【００３５】ボックス６２の工程は、ボックス６０のパ
ターンの上に第一絶縁層を被着する。その後、ボックス
６４の工程は、第二半導体層を被着させて、リソグラフ
ィによりパターン形成して、図１の半導体線４４を生成
する。
【００３６】次いで、ボックス６６の工程がドーパント
を注入する。半導体線４４はチャネル４６と交差するの
で、チャネル４６はドーパントから遮蔽されるが、他の
部分の半導体線４２はドーピングされ、チャネル４６の
チャネルリードを形成する。ボックス６６の工程は、従
って、図１のＤ２で示される機能により、半導体線４２
と、素子４０のデータ用リードとの間に電気的結合部を
形成する。
【００３７】ボックス７０の工程は、金属を含むスキャ
ン線層を被着させて、リソグラフィでパターン形成し
て、Ｍ本のスキャン線２０〜２２を生成する。ボックス
７０の工程は、従って、金属／半導体インタフェースを
形成することにより、半導体線４４とｍ番目のスキャン
線３０の間に電気的結合部を形成する。
【００３８】ボックス７２の工程は、第二絶縁層を被着
する。ボックス７４の工程は、次に、第一および第二絶
縁層に開口部を形成して、半導体線４２がｎ番目のデー
タ線３２と結合する結合点を露出させる。次に、ボック
ス７６の工程は、データ線層を被着させてリソグラフィ
によりパターン形成し、Ｎ本のデータ線２４〜２６を生
成する。従って、ボックス７６の工程は、ボックス７５
に形成された開口部の金属が金属／半導体インタフェー
スを形成するので、半導体線４２とｎ番目のデータ線３
２の間に電気的接触部を形成する。
【００３９】図３は、図１の機能を実施するのに利用で
きる一般的工程の別の順序を示す。図３の順序は、チャ
ネルの下にゲートがあり、一番上の層がＩＴＯ層である
構造を生成する。
【００４０】ボックス１００の工程は、スキャン線層を
被着させて、リソグラフィでパターン形成して、スキャ
ン線を生成する。ボックス１０２の工程は、次に、図１
の半導体線４４と同機能を提供する線を具備しているた
めに「第二半導体層」と呼ばれる層を被着させて、リソ
グラフィでパターン形成する。スキャン線への第二半導
体層の被着により、金属／半導体インタフェースが形成
され、電気的結合部が形成される。
【００４１】ボックス１１０の工程は、ボックス１０６
からの第一半導体層の上に第一絶縁層を被着する。ボッ
クス１１２の工程は、次に、自己整合式背面露出を実施
し、その後、第一半導体層のチャネルの上にアイランド
が存在するように、第二絶縁層をリソグラフィによりエ
ッチングする。ボックス１１４の工程は、次に、ボック
ス１１２のアイランドによってチャネルがドーパントか
ら遮蔽される状態で、ドーパントを注入する。ボックス
１１４の工程は、チャネルと活性化してから不活性化す
るアニーリングを行なうことも可能である。
【００４２】ボックス１１６の工程は、次に、第一半導
体層をリソグラフィによりパターン形成して、図１の半
導体線４２と同機能を提供する線を生成する。ボックス
１１６の工程は、データ用リード、ならびに、図２のボ
ックス６０のように、コンデンサ電極といった素子４０
の他の部分も生成できる。
【００４３】次に、ボックス１２０の工程は、結合点に
て第一半導体層に達する開口部を有するように、第三絶
縁層を被着ならびにリソグラフィによるパターン形成を
行う。ボックス１２２の工程は、次に、データ線層を被
着させてリソグラフィによりパターン形成して、データ
線を生成する。従って、ボックス１２０で形成された開
口部の金属は金属／半導体インタフェースを形成するの
で、ボックス１２２の工程は、第一半導体層の線とデー
タ線の間に電気的結合部を形成する。
【００４４】以下に説明される実施例は多結晶Ｓｉ Ｔ
ＦＴを採用しており、ＡＭＬＣＤに適したものである。
【００４５】図４−図８は、セル回路を記載したもので
ある。図４は、第一ならびに第二半導体層の配置計画図
を示す。図５−図８は、各々、図４の線ａ−ａ、ｂ−
ｂ、ｃ−ｃ、ｄ−ｄに対応する断面図である。
【００４６】図４は、Ｍ×Ｎアレイの一部を図示するも
のであり、ｍ番目のスキャン線２００、（ｍ＋１）番目
のスキャン線２０２、ｎ番目のデータ線２０４、（ｎ＋
１）番目のデータ線２０６は点線で表されている。図４
は、ｍ番目のスキャン線２００とｎ番目のデータ線２０
４に結合されたセルのセル回路の一部も示す。
【００４７】セルの回路は、第一結合点２１２から第二
結合点２１４に延びる線と第二結合点からコンデンサ電
極２１６に延びる別の線とを備えた第一半導体パターン
２１０を含んでいる。第一結合点２１２は実質的にすべ
てｎ番目のデータ線２０４の縁部内にあり、第一結合点
にｎ番目のデータ線が電気的に結合されている。コンデ
ンサ電極２１６の縁部は、（ｍ＋１）番目のスキャン線
２０２の縁部と位置合わせされ、容量性要素を形成す
る。
【００４８】セルの回路は、チャネル２２２と２２４に
て第一半導体パターン２１０と交差する線を備えた、第
二半導体パターン２２０も具備している。第二半導体パ
ターン２２０は、ｍ番目のスキャン線２００と電気的に
結合される端部２２６から延びている。
【００４９】図４の配置計画図は、絶縁基板上の多結晶
Ｓｉ ＴＦＴで実施される場合に下記寸法を有するよう
に設計される。各セルは３０μｍ×３０μｍであり、そ
のうち、スキャン線は６μｍを占有し、データ線は５μ
ｍを占有する。第一半導体パターン２１０の線は幅２μ
ｍで、第二半導体パターン２２０は幅２．５μｍであ
る。概括的にいうと、最小造作は２μｍであり、最小分
離間隔は３μｍであり、重ねは１．０μｍ、アパーチャ
比は４９．７％である。
【００５０】（ｍ＋１）番目のスキャン線２０２とコン
デンサ電極２１６によって形成される容量性要素が、デ
ータ線電圧変動のある容量性連結によって蓄積電圧がさ
ほど影響を受けない十分なキャパシタンスを有するよう
に、図４のセル回路は設計される。ダークマトリックス
が使用され、アパーチャの犠牲を最小限とした、縁部に
おけるような、漂遊照光を阻止することにより画像品質
が向上される。
【００５１】図５は、回路２４４が形成された表面２４
２を備えた基板２４０を示す。基板２４０は石英にでき
る。回路２４４は表面２４２上に絶縁層２５０を具備
し、その上に、（ｍ−１）番目のスキャン線と、ｎ番目
と（ｎ−１）番目のデータ線とに各々結合される、セル
回路のコンデンサ電極２５２と２５４が形成さされてい
る。第二半導体パターン２２０の下にある電極２５２の
小領域が、”ｉ”で示されるような、ドーピングされて
いない真性多結晶Ｓｉであることを除き、コンデンサ電
極２５２と２５４は、各々、”ｎ+”で示されるよう
な、濃くｎドーピングされた多結晶Ｓｉを含んでいる。
第二半導体パターン２２０とコンデンサ電極２５２が重
なる領域が図４のように小さい場合、この小さな非ドー
ピング領域は、キャパシンタンスに微々たる影響しかな
い。
【００５２】回路２４４は、コンデンサ領域２５２と２
５４と、図４に示されている第二半導体パターン２２０
の間に、絶縁層２５６も具備している。第二半導体パタ
ーン２２０は、濃くｎ−ドーピングされた多結晶Ｓｉも
含み、ｍ番目のスキャン線２００に電気的に結合されて
おり、ｍ番目のスキャン線２００はアルミニウムを含
み、ハイブリッドＴｉＷ／ＡｌＣｕスタックとして組込
める。第二半導体パターン２２０との重なりが小さいた
めと、コンデンサ電極２５２と２５４間の下降度が軽い
ため、ｍ番目のスキャン線の断面積の変動は僅かであ
り、概括的にいうと、その断面積はアレイ全域にわたっ
て実質的に均一なままである。
【００５３】回路２４４は、次に、ｍ番目のスキャン線
２００とｎ番目のデータ線２０４を分離する絶縁層２６
０を具備しており、ｎ番目のデータ線２０４もハイブリ
ッドＴｉＷ／ＡＩＣｕスタックとして組込むことができ
る。ｎ番目のデータ線２０４の上には、ポリイミドより
成る不活性化層２６２がある。
【００５４】図６は、回路２４４の別の断面図であり、
図５と同じ特徴を多く備えているが、第一半導体パター
ン２１０のチャネル２２４も図示されている点が異な
る。図示の通り、第二半導体パターン２２０は、ｍ番目
のスキャン線２００からチャネル域２７０に信号を供給
して、チャネル２２４の導電性を制御する。
【００５５】図７は、第一結合点２１２についての断面
図を示す。図示の通り、ｎ番目のデータ線２０４は、絶
縁層２５６と２６０の開口部を介して第一半導体パター
ン２１０との金属／半導体接触部となる。ｎ番目のデー
タ線２０４の縁部を覆う不活性化層２６２の上にダーク
マトリックス線２８０、２８２が形成され、酸化インジ
ウムすず（ＩＴＯ）の電極２９０と２９２は、ダークマ
トリックス線２８０と２８２に僅かに重なっている。
【００５６】図８は、第二結合点２１４についての断面
図を示す。金属パターン３００は、絶縁層２５６と２６
０の開口部を介した、第一半導体パターン２１０との金
属／半導体接触部となる。金属パターン３００は、ｎ番
目のデータ線２０４と同じ金属層から形成できる。導電
ダークマトリックスパターン３０２は、図７のダークマ
トリックス線２８０と２８２と同じ材料で形成できる。
次いで、ＩＴＯ画素電極は２９０は金属パターン３００
及びダークマトリックスパターン３０２を介して、第二
結合点と電気的結合部を形成する。金属パターン３００
は、絶縁層２５６と２６０の縁部の漂遊照光を遮り、ト
ポロジーを潤滑にするが、ダークマトリックスパターン
３０２は、ＩＴＯ画素電極２９０と金属パターン３００
の間のプロセス互換性を提供する。
【００５７】図９は、前述のようにセル回路を製造する
工程を示す。
【００５８】ボックス３３０の工程は、石英基板の表面
を準備することから開始する。ボックス３３０の工程
は、いずれか必要なクリーニングを含むことが可能であ
る。
【００５９】ボックス３３２の工程は、次に、低温酸素
（ＬＴＯ）より成る第一層を被着するが、化学的気相成
長によって被着されるＳｉＯ2にすることも可能であ
る。第一ＬＴＯ層は、厚さ０．７μｍに被着されてアニ
ーリングされる。
【００６０】ボックス３３４の工程は、厚さ０．１μｍ
に単結晶Ｓｉの層を被着させ、次に、自己イオン注入を
実施して特性改良する。ボックス３３４の工程は、６０
０°Ｃで晶出ならびにアニーリングを実施する。その結
果、単結晶Ｓｉが多結晶Ｓｉに成る。ボックス３３４の
工程は、リソグラフィを実施して、第一半導体パターン
２１０を形成する多結晶Ｓｉの各部を覆う、マスク材料
パターンを生成する。その後、ボックス３３４の工程
は、マスク材料パターンで覆われていない領域をエッチ
ングして除去し、第一半導体層２１０を残す。
【００６１】ボックス３３６の工程は、第二ＬＴＯ層を
厚さ０．０８５μｍに被着する。ボックス３３６の工程
は、１５０気圧、９５０°Ｃで酸化を実施し、第二ＬＴ
Ｏ層をアニーリングする。
【００６２】ボックス３４０の工程は、多結晶Ｓｉ層を
厚さ０．３５μｍに被着する。ボックス３４０の工程
は、リソグラフィを実施して、第二半導体パターン２２
０または一本または二本のチャネルで第一半導体パター
ンと交差する他の同様パターンを形成する多結晶Ｓｉの
各部を覆うマスク材料パターンを生成する。次に、ボッ
クス３４０の工程は、マスク材料パターンで覆われてい
ない領域をエッチングして除去し、第一半導体層２２０
を残す。その後、ボックス３４０の工程は、マスク材料
を除去する。
【００６３】ボックス３４２の工程は、リソグラフィを
実施して、セル回路は覆わないが、例えば基板に周辺回
路が形成される領域を覆う場合もある、マスク材料パタ
ーンを生成する。ボックス３４２の工程は、高濃度のｎ
タイプドーパントを注入して、第二半導体パターン２２
０に導電性をもたせ、第一半導体パターン２１０に導電
リードを形成する。その後、ボックス３４２の工程は、
適切なプラズマレジストエッチングによりマスク材料を
除去する。
【００６４】ボックス３３４の工程は、同様にリソグラ
フィを実施して、周辺回路は覆わずにセル回路を覆うマ
スク材料パターンを生成する。次に、ボックス３４４の
工程は、高濃度のｐタイプドーパントを注入して、周辺
回路の導電領域を形成する。その後、ボックス３４４の
工程はマスク材料を除去する。ボックス３４４の工程
は、約６００°Ｃで晶出アニーリングを実施することも
出来る。
【００６５】高濃度のドーパントを注入するので、ボッ
クス３４２と３４４の工程は、イオンシャワー、プラズ
マ注出、イオンバケット等といった非集団選択プロセス
を含む、任意数の注入プロセスを採用する場合もある。
【００６６】ボックス３４６の工程は、金属の層を厚さ
０．１−０．２μｍに被着して、スキャン線層を生成す
る。スキャン線層は、例えば、二〜三枚の０．０５μｍ
のＡｌＣｕ層によって分離される三〜四枚の０．０１μ
ｍのＴｉＷ層を備えた、ハイブリッドＴｉＷ／ＡｌＣｕ
多層スタックにすることが出来る。ハイブリッド膜は、
二種類の合金ターゲットを利用して、ターゲットを交換
しながら、スパッタリングまたは蒸着できる。これらの
厚さにより、処理時のＡｌＣｕ層の隆起形成が回避さ
れ、更に、ＡｌＣｕ層間またはＡｌＣｕ層と他の層の間
の混合を回避する薄い障壁金属と成り、例えば、隆起の
形成、薄膜の気泡、剥離、多結晶Ｓｉ層へのスパイキン
グが防止される。薄膜は、高度な寸法制御を達成するの
とほぼ同速度で、全部をウェットエッチングすることも
可能である。
【００６７】ウェットＴｉＷエッチング液とウェットＡ
ｌＣｕエッチング液の割合は、約５０：１にすることが
可能で、標準的なＡｌエッチング液と比較して、この混
合エッチング液は、粘度がはるかに低く、エッチング時
の激しさが少なく、気泡を除く。
【００６８】ボックス３４６の工程は、リソグラフィを
実施して、スキャン線を形成するスキャン線層の部分を
覆うマスク材料パターンを生成する。次に、ボックス３
４６の工程は、エッチングを行って、マスク材料パター
ンで覆われていない領域を除去し、スキャン線を残す。
その後、ボックス３４６の工程は、マスク材料を除去す
る。
【００６９】ボックス３５０の工程は、第三ＬＴＯ層を
厚さ０．７μｍに被着する。ボックス３５０の工程は、
第一半導体パターン２１０チャネルを不活性化する水素
添加、ならびに、水素添加プロセスに起因する損傷層を
除去するための適切なウェット酸化エッチングも実施す
る。ボックス３４６で形成されたスキャン線は、第一半
導体パターン２１０のチャネルに重なっていないので、
この水素添加が、第一半導体パターン２１０のチャネル
の劣化の原因となることはない。
【００７０】ボックス３５２の工程は、リソグラフィを
実施して、第一および第二結合点２１２と２１４、なら
びにデータ線層の金属とボックス３３４で形成された層
とが接触する他の領域を覆わずに、他の全部の領域を覆
うマスク材料パターンを生成する。ボックス３５２の工
程は、次に、エッチングを行って、覆われない領域にあ
るボックス３３６と３５０からの第二および第三ＬＴＯ
層に、開口部を形成する。その後、ボックス３５２は、
マスク材料を除去する。
【００７１】ボックス３５４の工程は、データ金属層を
厚さ０．５μｍに被着する。データ金属層は、例えば、
前述のようなハイブリッドＴｉＷ／ＡｌＣｕ多層スタッ
クにすることが出来る。ボックス３５４の工程は、次
に、リソグラフィを実施して、データ線を形成するデー
タ線層の部分を覆い、且つ、第二結合点２１４への開口
部を覆うマスク材料パターンを生成する。次に、ボック
ス３５４の工程は、エッチングを行って、マスク材料パ
ターンで覆われていない領域を除去し、データ線を残
す。その後、ボックス３５４の工程は、マスク材料を除
去する。
【００７２】第二結合点２１４を覆うデータ線層は、ト
ポロジーの急激さの結果としての液晶制御の悪さによる
光の漏れを遮る。
【００７３】ボックス３５６の工程は、ポリイミドの不
活性化層を厚さ１．５μｍに被着する。ボックス３５６
の工程は、リソグラフィを実施して、第二結合点２１４
ならびに接触のためにデータ線層の金属を露出しなくて
はならない他の領域を覆わないマスク材料パターンを生
成する。ボックス３５６の工程は、次に、エッチングを
行って、覆われていない領域の不活性化層の開口部を形
成する。その後、ボックス３５６の工程は、マスク材料
を除去する。
【００７４】不活性化層は表面をプレーナ化するように
も作用し、また、ポリイミドの代わりにスピン・オン・
ガラスを使用することも可能である。トポロジーの急激
さのため、プレーナ化は重要である。
【００７５】ボックス３６０の工程は、ＴｉＷのダーク
マトリックス層を厚さ０．１μｍに被着する。ＴｉＷ
は、酸化インジウムすず（ＩＴＯ）ならびにアルミニウ
ムとの相互エッチングストップとして作用し、且つ、薄
膜層においてでさえ高い光学濃度を有しているので、ダ
ークマトリックス材料として好都合であり、また、カバ
ーシート以外の回路に好都合に適用される。ボックス３
６０の工程は、リソグラフィを実施し、各データ線の縁
部沿い、および第二結合点２１４近傍のような、光遮蔽
が必要な領域でのみダークマトリックス層を覆う、マス
ク材料パターンを生成する。ボックス３６０の工程は、
次に、エッチングを行って、覆われていない領域を除去
する。その後、ボックス３６０の工程は、マスク材料を
除去する。
【００７６】ボックス３６２の工程は、ＩＴＯを厚さ
０．０５５μｍに被着する。ボックス３６２の工程は、
リソグラフィを実施して、光透過性セル領域のＩＴＯ層
を覆うマスク材料パターンを生成する。ボックス３６２
の工程は、次に、エッチングを行って、覆われていない
領域を除去し、２８０°ＣでＩＴＯ層をアニーリングす
る。
【００７７】図１０は、前述の通りに生成された回路を
具備するディスプレイの特徴を示すものである。
【００７８】図１０のディスプレイ４００は、アレイ基
板４０２とカバー基板４０４を具備している。アレイ基
板４０２は石英であるが、カバー基板４０４は石英また
はガラスにできる。
【００７９】アレイ基板４０２の表面４１２に形成され
る回路４１０は、アレイ回路４１４と周辺回路４１６を
具備している。周辺回路４１６は、アレイ回路４１４の
境界の外側にあり、スキャン線ならびにデータ線の端部
に結合されるドライバを具備できる。前述の通り、アレ
イ回路はｎドーピングされた多結晶Ｓｉ ＴＦＴを有す
ることができ、一方、周辺回路４１６はｐドーピングさ
れた多結晶Ｓｉ ＴＦＴを有することができる。
【００８０】ＩＴＯ層４２０は、カバー基板４０４の表
面に形成され、アレイ基板４０２の表面４１２に面し、
アレイ回路４１４の境界でスペーサ４２２と４２４によ
って分離されている。ディスプレイ４００が投写装置の
場合、スペーサが投写ディスプレイの画像問題の原因と
なる可能性があるので、それは、アレイ回路４１４の境
界内に他のスペーサが必要ない程度に小さくなくてはな
らない。厚い基板を使用することにより、または、低い
温度で組付けを実施することにより、スペーサの必要性
を減らすことができる。
【００８１】ディスプレイ４００は、ＩＴＯ層４２０
と、アレイ回路４１４と、スペーサ４２２と４２４によ
って定められる空洞に、液晶材料４３０も具備する。液
晶材料４３０は、９０°のねじれネマチック液晶にでき
る。
【００８２】ディスプレイ４００には、例えば、サイズ
約１．５インチのウェーハサイズの投写ディスプレイが
可能である。あるいは、ディスプレイ４００は、大面積
直接ビューディスプレイも可能である。
【００８３】前述の技術は、先行技術にシミュレートさ
れ比較されている。シミュレーションの結果、一部では
蓄積容量がかなり大きくなるため、一部ではＴＦＴのゲ
ートならびに寄生容量が小さくなるため、著しく漏話が
低減し、画像品質が向上することが分かった。
【００８４】液晶アセンブリを備えていないセルの３０
×３０のダミーアレイが製造され、試験され、十分に役
立つことが認められている。
【００８５】１２８０×１０２４アレイは、ウェーハサ
イズのものも、大面積のものも、製造に成功している。
ウェーハサイズのアレイは、従来の２μｍ ＣＭＯＳ技
術を採用し、一方、大面積アレイは従来の３μｍ ＣＭ
ＯＳ技術を採用している。
【００８６】今日までの結果より、ウェーハサイズなら
びに大面積アレイは組付けたときに十分に役立つこと、
また、回路は１μｍ以下のＣＭＯＳ技術に合わせて縮尺
可能であることが分かった。
【００８７】前述の実施例は、絶縁基板上に薄膜回路を
提供している。しかし、本発明は、他タイプの基板上の
他タイプの回路で実施できる。
【００８８】前述の実施例は特定の形状と電気的特徴を
備えた回路を提供しているが、本発明は別の形状ならび
に別の回路で実施できる。
【００８９】前述の実施例は、特定のプロセスによって
特定の材料から製造される特定の厚さの層を具備してい
るが、他の厚さを生成することも可能であるし、ＴＦＴ
の性能を向上して蓄積キャパシタンスを増大する、更に
薄い半導体ならびにゲート酸化層のような、他の材料な
らびにプロセスも利用できる。多結晶Ｓｉ以外に、単結
晶Ｓｉ、ＳｉＧｅ、ＣｄＳｅ、または多結晶ＳｉとＳｉ
Ｇｅの合成層を含むがこれらに限定されない他の半導体
材料を、半導体層に使用することができる。同様に、Ｉ
ＴＯ、ＭｏＴａ、Ｃｒ、ＭｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、
ＴｉＮ、ならびに有機性導電材料を含むがこれらに限定
されない種々の導電材料を、スキャン線とデータ線に使
用できる。
【００９０】前述の実施例は、特定順序の層を具備する
が、下端ゲートＴＦＴ構造を製造することによるよう
に、層の順序は変更可能である。
【００９１】前述の実施例は、半導体線がゲート線と交
差するチャネル内を除いて濃くドーピングされる半導体
線を形成しているが、他のドーピング技術も利用でき
る。例えば、ドーピングを少なくしてリーク電流を減ら
すことができる。
【００９２】前述の実施例は、半導体ゲート線を制御す
る金属線を備えたアレイを形成する。しかし、本発明
は、他のアレイを形成するように実施できる。
【００９３】前述の実施例は、二本のチャネルで半導体
線と交差するゲート線を具備している。しかし、本発明
では、単一チャネルまたは別の種類の多重ゲートを形成
できる。
【００９４】本発明は、ディスプレイ、センサ、ならび
にライトバルブ用のアレイを含む、多くの手段で適用で
きる。
【００９５】本発明は、薄膜の実施例について説明され
たが、本発明は単結晶液晶技術にも実施できる。
【００９６】
【図面の簡単な説明】
【図１】 セルの回路が金属スキャン線と導電半導体線
を含んでいるアレイを製造する際に実施される機能を示
す概略配置計画図であり、導電半導体線はチャネルの導
電性を制御するゲート信号を供給する。
【図２】 図１の機能を実施できる一般的な工程を示す
フローチャートである。
【図３】 図１の機能を実施できる別の一般的な工程を
示すフローチャートである。
【図４】 セルの回路の半導体層を示す概略配置計画図
である。
【図５】 図４の線ａ−ａについての概略断面図であ
る。
【図６】 図４の線ｂ−ｂについての概略断面図であ
る。
【図７】 図４の線ｃ−ｃについての概略断面図であ
る。
【図８】 図４の線ｄ−ｄについての概略断面図であ
る。
【図９】 図４のようにセル回路を生成する工程を示す
フローチャートである。
【図１０】 図９に記載されているように生成されたア
レイを具備するディスプレイの断面図である。
【符号の説明】
１０…回路、２４−２６…データ線、３０…スキャン
線、３２…データ線、４０…素子、４２，４４…半導体
線、４６…チャネル、２００…ｍ番目のスキャン線、２
０２…（ｍ＋１）番目のスキャン線、２０４…ｎ番目の
データ線、２０６…（ｎ＋１）番目のデータ線、２１０
…第一半導体パターン、２１２…第一結合点、２１４…
第二結合点、２１６…コンデンサ電極、２２０…第二半
導体パターン、２２２，２２４…チャネル、２２６…縁
部、２４０…基板、２４２…表面、２４４…回路、２５
０，２５６…絶縁層、２５２，２５４…コンデンサ電
極、２６０…絶縁層、２６２…不活性化層、２７０…チ
ャネル、２８０，２８２…ダークマトリックス線、２９
０，２９２…電極、３００…金属パターン、３０２…ダ
ークマトリックスパターン、４００…ディスプレイ、４
０２…アレイ基板、４０４…カバー基板、４１０…回
路、４１２…表面、４１４…アレイ回路、４１６…周辺
回路、４２０…ＩＴＯ層、４２２，４２４…スペーサ、
４３０…液晶材料

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 基板の表面にアレイ回路を形成する方法
    であって、 各々のスキャン線が基板表面を横切ってほぼ第一方向に
    延び、一番目からＭ（但しＭは１より大）番目の順に配
    置された各々金属を含むＭ本のスキャン線を具備する第
    一パターン導電層を形成する工程と、 １〜Ｍの各値ｍと１〜Ｎ（但しＮは１より大）の各値ｎ
    について、アレイ回路はｍ番目のスキャン線とｎ番目の
    データ線が交差する交差域を含んでおり、各々のデータ
    線が基板表面を横切って、ほぼ第一方向とは異なる第二
    方向に延び、一番目からＮ番目の順に配置されたＮ本の
    データ線を具備する、第二パターン導電層を形成する工
    程と、 ｎ番目のデータ線に結合するための第一結合点とデータ
    用リードに結合するための第二結合点の間に延び、第一
    および第二結合点間にチャネルを具備した第一の線を、
    セットの各交差域ごとに具備する第一パターン半導体層
    を形成する副工程と、 ｍ番目のスキャン線に結合するための第三結合点から延
    び、チャネルにて第一の線と交差し、導電性を有する第
    二の線を、セットの各交差域ごとに具備する第二パター
    ン半導体層を形成する副工程とから成り、ｍ番目のスキ
    ャン線とｎ番目のデータ線に結合され、ｎ番目のデータ
    線と信号をやりとりするためのデータ用リードを有する
    素子を具備する、少なくとも一個の交差域のセットの各
    々のセル回路を形成する工程と、 ｍ番目のスキャン線の信号が、ｎ番目のデータ線とデー
    タ用リードの間の第一の線のｍ番目の導電性を制御する
    ように、第一、第二、第三結合点にて電気結合部を形成
    する副工程を備えた、 第一パターン導電層と、第二パターン導電層と、セル回
    路を形成する工程とから成る基板の表面にアレイ回路を
    形成する方法。
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