JP4843719B2 - アレイ及び製品 - Google Patents

Description

本発明は、基板上に形成される回路に関するものである。更に具体的に述べると、本発明は半導体線の導電性を制御するゲート線に関するものである。

非特許文献１には、多結晶シリコン（多結晶Ｓｉ）薄膜トランジスタ（ＴＦＴ）の制作とならびに多結晶Ｓｉアクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）画素デザインについて説明がなされている。
非特許文献２には、には、ＴＦＴ付きＡＭＬＣＤに焦点をあてながら種々の液晶ディスプレイ（ＬＣＤ）が説明されている。

ルイス，Ａ．ならびにウー，イー−Ｗ．著「アクティブマトリックス液晶ディスプレイのための多結晶シリコンＴＦＴ（Ｐｏｌｙｓｉｌｉｃｏｎ ＴＦＴ ｆｏｒ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ）」ＩＥＩＣＥ ＴＲＡＮＳＡＣＴＩＯＮＳ，Ｖｏｌ．Ｊ７６−ＣＩＩ，Ｎｏ．５，１９９３年５月、ｐｐ．２１１−２２６ ウー，イー−Ｗ．著「高精細度ディスプレイとＴＦＴ−ＬＣＤの技術動向（Ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ ｄｉｓｐｌａｙｓ ａｎｄ ｔｒｅｎｄｓ ｉｎ ＴＦＴ−ＬＣＤｓ）」 Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ ＳＩＤ，Ｖｏｌ．２， Ｎｏ．１，１９９４，ｐｐ．１−１４

本発明は、多重ゲートＴＦＴのような、多重ゲート構造の配置計画の問題に対処するものである。前述の通り、多重ゲートＴＦＴは、薄膜構造のリーク電流を減らすのに有用である。従来の技術の中には、各々がゲート信号を供給する軸方向線から横方向に延びる別個の線を、各ゲートごとに提供することによって、多重ゲートの配置計画の問題を解決するものもある。他の従来技術は、多重チャネルにて曲がり半導体線と交差するゲート信号線を提供する。

本発明は、直列な複数のチャネルと交差するゲート線を提供することによって、多重ゲートの配置計画問題を解決する技術の発見に基づくものである。その結果、多重ゲート構造に、ゲート信号を供給する線から横方向に延びる一本のゲート線だけが設けられる。従って、この技術によって種々の多重ゲート配置計画ができ、そのうちのいくつかは、特に、ＡＭＬＣＤ、アクティブマトリックスセンサまたはエミッタ、液晶ライトバルブ（ＬＣＬＶ）用のようなアレイの配置計画に有用である。

この技術は、基板ならびに基板表面に形成される回路を具備する製品で実施できる。基板は、第一および第二結合点に延びる第一の線を具備でき、第一および第二結合点にて、第一の線は他の素子と電気的に結合する。第一の線は、半導体材料を含む回路の層にある。別の層にある第二の線は、ゲート信号を受信するように結合できる。第二の線は、複数個のチャネル域にて第一の線と交差し、交差域の各々において、第一の線はチャネルを具備している。チャネルは、第一および第二結合点の間で直列である。第二の線は導電性があり、ゲート信号を全部のチャネル域に伝える。第一の線は、第一および第二結合点のあいだの第一の線の導電性が、第二の線によってチャネル域に伝えられるゲート信号によって制御されるように位置決めされた、電荷キャリヤソースとデスティネーションを具備する。

基板は絶縁基板にすることが可能であり、また、回路は薄膜回路にすることが可能である。第二の線は、多結晶シリコンのような半導体材料を含む層に入れることが可能で、ゲート信号を供給する導電金属線に電気的に結合される端部を有する。あるいは、第二の線は、第二の線が同層の導電金属線からゲート信号を受信するように結合された状態で、導電金属を含む層に入れることができる。第一の線は、チャネル域内をごく薄くドーピングし、その他の場所をずっと濃くドーピングした、多結晶シリコンを含むことができる。絶縁層により、チャネル域の第一ならびに第二の線を隔離できる。

チャネル域は、実質的に大きさと形状を同じにできる。第一の線は、第一チャネル域から第一方向と、第二チャネル域から第二垂直方向とに延びることができる。逆に、第二の線は、第一チャネル域から第二方向と、第二チャネル域から第一方向に延びることができる。各々の線は、チャネル域間で約９０°の角度を具備できる。

この技術は、アレイにも実施できる。二次元（２Ｄ）アレイは、例えば、前述のウーの記事の図３に記載されているように、直交方向に延びる二セットの導線を具備することができる。一方の方向に延びる各線がアレイの行に信号を供給でき、他方の方向に延びる各線がアレイの列に信号を供給できる。

従来、２Ｄアレイの各々の列−行位置は、「セル」とも呼ばれる回路を含んでいる。この回路は、セルの列と行の組み合わせに線上の信号を供給する。例示的に「データ線」を呼ばれる一方の平行線セットを介し、各セルはセルの状態を決定または指示する信号を受信または供給する。例示的に「スキャン線」と呼ばれる他方の平行線セットを介し、各セルは、セルがそのデータ線と、いつ信号をやりとりするかを決定する信号を受信する。本明細書中で「セル領域」を呼ばれる、データ線とスキャン線によって制限された各セルの領域は、アレイ外部のソースと信号をやりとりするトランスジューサとして利用できる。従来、各セルの回路は半導体のチャネルを含んでおり、従来、チャネルの導電性は、トランジスタのゲートと類似しているために「ゲート信号」とも呼ばれるスキャン信号により、制御されていた。

この技術は、基板ならびに基板表面に形成されたアレイ回路を具備するアレイに施すことができる。アレイ回路は、おおよそ第一方向に延びるＭ本のスキャン線と、おおよそ第一以外の第二方向に延びるＮ本のデータ線を具備する。アレイ回路は、Ｍの１〜ｍの各値と、Ｎの１〜ｎの各値について、ｍ番目のスキャン線とｎ番目のデータ線が交差する交差域を含む。

少なくとも一個の交差域のセル回路は、ｎ番目のデータ線から信号を受けとったり供給したりするためのデータ用リードを有する素子を具備している。セル回路は、前述のように第一の線と第二の線も具備している。第一の線は、第一結合点にてｎ番目のデータ線へ、第二結合点にて素子のデータ用リードへ、電気的に結合されている。第二の線は、ｍ番目のスキャン線からゲート信号を受信するように結合されている。

チャネル域は、ｎ番目のデータ線の縁部間に収めることが出来るので、第一の線は、ｎ番目のデータ線と基板の間に設けることができる。更に、実質的に第二の線のすべてをｎ番目のデータ線の縁部間に収めることができるので、第二の線は、交差域でｍ番目のスキャン線に結合できる。

この技術は、更にディスプレイにおいても実施できる。各々のセルの回路の素子は、データ用リードに結合された光透過性セル電極を、セル領域に具備できる。ディスプレイは、ｎ番目のデータ線からセル電極が受信するデータ信号が液晶材料の光透過性を制御するように、セル電極方向に配置された液晶材料を具備できる。前述のように、データ信号は、第二の線によってチャネル域に伝えられるｍ番目のスキャン線からのゲート信号の制御下で、第一の線を介してｎ番目のデータ線から受信できる。

前述の技術は、多重ゲート構造のレイアウトの極小化を可能にするので、好都合である。前述の通り、構造は、アレイのデータ線の下に配置できる。従って、各セルの多重ゲート構造は、いずれかセルの領域を占有する必要が無いので、当該技術は、ディスプレイ、ライトバルブ、センサのような、光透過形、感知形、または放出形の装置に特に好都合である。また、チャネルを具備する各セルの半導体線を、セルのスキャン線の下に延ばす必要がないので、スキャン線の下の全領域をコンデンサとして利用できる。更に、チャネルを具備する半導体線は、データ線によって、極めて効果的に遮光される。

先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有している。 先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、曲がった半導体線のチャネルと交差している。 半導体線の二本のチャネルの導電性を制御する一本のゲート線を備えたセル回路を示す概略配置計画図である。 図３の線Ａ−Ａについての概略断面図である。 図３の線Ｂ−Ｂについての概略断面図である。 図３の構成に対する代替構成の概略配置計画図である。 別の代替構成の概略配置計画図である。 図３のそれのようなセル回路付きアレイの概略配置計画図である。 セルの回路の半導体層を示す概略配置計画図である。 図９の線ａ−ａについての概略断面図である。 図９の線ｂ−ｂについての概略断面図である。 図９の線ｃ−ｃについての概略断面図である。 図９の線ｄ−ｄについての概略断面図である。 図９のようにセル回路を生成する工程を示すフローチャートである。 図１４に記載されているように生成されたアレイを具備するディスプレイの断面図である。

図１は、先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有している。図２は、先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、曲がった半導体線のチャネルと交差している。図３は、半導体線の二本のチャネルの導電性を制御する一本のゲート線を備えたセル回路を示す概略配置計画図である。図４は、図３の線Ａ−Ａについての概略断面図である。図５は、図３の線Ｂ−Ｂについての概略断面図である。図６は、図３の構成に対する代替構成の概略配置計画図である。図７は、別の代替構成の概略配置計画図である。図８は、図３のそれのようなセル回路付きアレイの概略配置計画図である。図９は、セルの回路の半導体層を示す概略配置計画図である。図１０は、図９の線ａ−ａについての概略断面図である。図１１は、図９の線ｂ−ｂについての概略断面図である。図１２は、図９の線ｃ−ｃについての概略断面図である。図１３は、図９の線ｄ−ｄについての概略断面図である。図１４は、図９のようにセル回路を生成する工程を示すフローチャートである。図１５は、図１４に記載されているように生成されたアレイを具備するディスプレイの断面図である。

図１と図２は、従来のセル回路の配置計画図である。図１では、スキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有する。図２では、スキャン線は、曲がった半導体線のチャネルと交差している。

図１の回路１０は、説明のため、Ｍ本のスキャン線とＮ本のデータ線を具備するアレイからのものである。ｍ番目のスキャン線１２とｎ番目のデータ線１４は、交差域１６で交差している。ｍ番目のスキャン線１２とｎ番目のデータ線１４とに結合されたセル回路は、ｎ番目のデータ線１４への接続部２２を備えた半導体線２０を具備する。

ゲート線２４と２６は、ｍ番目のスキャン線１２から横方向に延びており、半導体線２０のチャネル３０と３２に交差している。その結果、ｍ番目のスキャン線１２のゲート信号がチャネル３０と３２の導電性を制御し、半導体線２０が、ｎ番目のデータ線１４からセル回路の素子のデータ用リードへ、あるいは、データ用リードからｎ番目のデータ線１４へ、信号を供給できる。

図２の回路４０は、説明のため、図１と同様なアレイからのものであり、ｍ番目のスキャン線４２とｎ番目のデータ線４４は、交差域４６で交差している。ｍ番目のスキャン線４２とｎ番目のデータ線４４とに結合されたセル回路は、ｎ番目のデータ線４４への接続部５２を備えた、曲がった半導体線５０を具備する。

半導体線５０の曲がり形状のため、ｍ番目のスキャン線４２は、チャネル５４と５６に交わる。その結果、ｍ番目のスキャン線４２のゲート信号がチャネル５４と５６の導電性を制御し、半導体線５０が、ｎ番目のデータ線４４からセル回路の素子のデータ用リードへ、あるいは、データ用リードからｎ番目のデータ線１４へ、信号を供給できる。

図３−図８は、本発明の一般的特徴を示す。図３は配置計画図を示すが、この配置計画図では、第一および第二結合点間に半導体線が延び、また、二本のチャネルで半導体線と交差する導線により、半導体線の導電性を制御するゲート信号を供給する。図４と図５は、図３の断面図を示す。図６と図７の各々は、図３の通りだが、異なる構成を備えた半導体線ならびに導線を示す。図８は、セル回路が図３のような配置に含んでいる、Ｍ×Ｎアレイを概略的に示す。

図３の線７０は第一および第二結合点の間に延びており、線７０は第一および第二結合点にて他の素子と電気的に結合される。線７０は、半導体材料を含む回路の層にある。

線７２は、別の回路の層にあり、ゲート信号を受信するように結合されている。線７２はチャネル８０と８２で線７０と交差しており、各線が９０°という角度を含んでいるため、チャネル間では各線はＬ字形となる。従って、図３の特徴的構成は「交差Ｌ」と呼ぶことができる。

図４は、図３の線Ａ−Ａについての断面図である。図示の通り、基板９０は、回路９４が形成されている表面９２を有する。回路９４は、半導体線７０の下に一層または複数層を具備しても、半導体線７０と半導体線７２の間に絶縁層のような一層または複数層を具備しても差し支えない。導線７２は、ゲート信号をチャネル域９６へ信号を伝える。回路９４は、導線７２に重なる一つまたは複数の層を含むこともある。

図５は、図３の線Ｂ−Ｂについての断面図である。図示の通り、半導体線７２は、チャネル域９６のチャネル８２を具備する。チャネル８２は、低濃度の電荷キャリヤソースとデスティネーションであることを示すＰ-で示されているように、ドーピングされていないか、ごく薄くドーピングされるようにできる。対照的に、チャネルリード１００と１０２は、高濃度の電荷キャリヤソースとデスティネーションであることを示すＰ+で示されているように、濃くドーピングされている。

チャネル８０も、図４と図５のそれらのような断面図を有する。従って、図５に図示されるように線７０に電荷キャリヤソースとデスティネーションを配置したことにより、線７２によって各チャネル域に伝えられるゲート信号が、第一および第二結合点間の線７０の導電性を制御する。

図６は、図４と図５のもののような交差部を各チャネルが有する、傾斜させた交差Ｌ構成を示す。半導体線１１０は、第一および第二結合点の間に延びている。導線１１２は、ゲート信号を受信するように結合されている。線１１２は、チャネル１１４と１１６にて線１１０と交差しており、チャネル間で、各線は９０°という角度を具備するのでＬ字形になっている。

図７は、図４と図５のもののような交差部を各チャネルが有する、別の構成を示す。半導体線１２０は、第一および第二結合点の間に延びている。導線１２２は、ゲート信号を受信するように結合されている。線１２２は、チャネル１２４と１２６で線１２０と交差しており、チャネル間で、各線は９０°という角度を具備するのでＬ字形になっている。

図８のアレイ１５０は、一番目のスキャン線１６０からＭ番目のスキャン線１６２までのＭ本のスキャン線と、一番目のデータ線１６６からＮ番目のデータ線１６８までのＮ本のデータ線を具備している。ｍ番目のスキャン線１７０とｎ番目のデータ線１７２に結合されたセル回路について、説明のために更に詳細に図示してある。

図８に記載されている通り、半導体線１８０と導線１８２は、チャネル１８４と１８６にて線１８２が線１８０と交差して、交差Ｌ構成を形成している。線１８２の端部１８８は、ゲート信号を供給するｍ番目のスキャン線１７０に電気的に結合されている。半導体線１８０は、金属貫通結合部を具備できるデータ線結合点１９０と、素子１９２のデータ用リードの間に結合される。線１８２は導電性があるので、ｍ番目のスキャン線１７０のゲート信号が、結合点１９０と素子１９２のデータ用リードの間の線１８０の導電性を制御する。

以下に説明される実施例は多結晶Ｓｉ ＴＦＴを採用しており、ＡＭＬＣＤに適したものである。

図９−図１３は、セル回路を記載したものである。図９は、第一ならびに第二半導体層の配置計画図を示す。図１０−図１３は、各々、図９の線ａ−ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄに対応する断面図である。

図９は、Ｍ×Ｎアレイの一部を図示するものであり、ｍ番目のスキャン線２００、（ｍ＋１）番目のスキャン線２０２、ｎ番目のデータ線２０４、（ｎ＋１）番目のデータ線２０６は点線で表されている。図９は、ｍ番目のスキャン線２００とｎ番目のデータ線２０４に結合されたセルのセル回路の一部も示す。

セルの回路は、第一結合点２１２から第二結合点２１４に延びる線と第二結合点からコンデンサ電極２１６に延びる別の線とを備えた第一半導体パターン２１０を含んでいる。第一結合点２１２は実質的にすべてｎ番目のデータ線２０４の縁部内にあり、第一結合点にｎ番目のデータ線が電気的に結合されている。コンデンサ電極２１６の縁部は、（ｍ＋１）番目のスキャン線２０２の縁部と位置合わせされ、容量性要素を形成する。

セルの回路は、チャネル２２２と２２４にて第一半導体パターン２１０と交差する線を備えた、第二半導体パターン２２０も具備している。第二半導体パターン２２０は、ｍ番目のスキャン線２００と電気的に結合される端部２２６から延びている。

図９の配置計画図は、絶縁基板上の多結晶Ｓｉ ＴＦＴで実施される場合に下記寸法を有するように設計される。各セルは３０μｍ×３０μｍであり、そのうち、スキャン線は６μｍを占有し、データ線は５μｍを占有する。第一半導体パターン２１０の線は幅２μｍで、第二半導体パターン２２０は幅２．５μｍである。概括的にいうと、最小造作は２μｍであり、最小分離間隔は３μｍであり、重ねは１．０μｍ、アパーチャ比は４９．７％である。

（ｍ＋１）番目のスキャン線２０２とコンデンサ電極２１６によって形成される容量性要素が、データ線電圧変動のある容量性連結によって蓄積電圧がさほど影響を受けない十分なキャパシタンスを有するように、図９のセル回路は設計される。ダークマトリックスが使用され、アパーチャの犠牲を最小限とした、縁部におけるような、漂遊照光を阻止することにより画像品質が向上される。

図１０は、回路２４４が形成された表面２４２を備えた基板２４０を示す。基板２４０は石英にできる。回路２４４は表面２４２上に絶縁層２５０を具備し、その上に、（ｍ−１）番目のスキャン線と、ｎ番目と（ｎ−１）番目のデータ線とに各々結合される、セル回路のコンデンサ電極２５２と２５４が形成さされている。第二半導体パターン２２０の下にある電極２５２の小領域が、”ｉ”で示されるような、ドーピングされていない真性多結晶Ｓｉであることを除き、コンデンサ電極２５２と２５４は、各々、”ｎ+”で示されるような、濃くｎドーピングされた多結晶Ｓｉを含んでいる。第二半導体パターン２２０とコンデンサ電極２５２が重なる領域が図９のように小さい場合、この小さな非ドーピング領域は、キャパシタンスに微々たる影響しかない。

回路２４４は、コンデンサ領域２５２と２５４と、図９に示されている第二半導体パターン２２０の間に、絶縁層２５６も具備している。第二半導体パターン２２０は、濃くｎドーピングされた多結晶Ｓｉも含み、ｍ番目のスキャン線２００に電気的に結合されており、ｍ番目のスキャン線２００はアルミニウムを含み、ハイブリッドＴｉＷ／ＡｌＣｕスタックとして組込める。第二半導体パターン２２０との重なりが小さいためと、コンデンサ電極２５２と２５４間の下降度が軽いため、ｍ番目のスキャン線の断面積の変動は僅かであり、概括的にいうと、その断面積はアレイ全域にわたって実質的に均一なままである。

回路２４４は、次に、ｍ番目のスキャン線２００とｎ番目のデータ線２０４を分離する絶縁層２６０を具備しており、ｎ番目のデータ線２０４もハイブリッドＴｉＷ／ＡＩＣｕスタックとして組込むことができる。ｎ番目のデータ線２０４の上には、ポリイミドより成る不活性化層２６２がある。

図１１は、回路２４４の別の断面図であり、図１０と同じ特徴を多く備えているが、第一半導体パターン２１０のチャネル２２４も図示されている点が異なる。図示の通り、第二半導体パターン２２０は、ｍ番目のスキャン線２００からチャネル域２７０に信号を供給して、チャネル２２４の導電性を制御する。

図１２は、第一結合点２１２についての断面図を示す。図示の通り、ｎ番目のデータ線２０４は、絶縁層２５６と２６０の開口部を介して第一半導体パターン２１０との金属／半導体接触となる。ｎ番目のデータ線２０４の縁部を覆う不活性化層２６２の上にダークマトリックス線２８０、２８２が形成され、酸化インジウムすず（ＩＴＯ）の電極２９０と２９２は、ダークマトリックス線２８０と２８２に僅かに重なっている。

図１０は、第二結合点２１４についての断面図を示す。金属パターン３００は、絶縁層２５６と２６０の開口部を介した、第一半導体パターン２１０との金属／半導体接触となる。導電ダークマトリックスパターン３０２は、図１２のダークマトリックス線２８０と２８２と同じ材料で形成できる。次いで、ＩＴＯ画素電極は２９０は金属パターン３００及びダークマトリックスパターン３０２を介して、第二結合点と電気的結合部を形成する。金属パターン３００は、絶縁層２５６と２６０の縁部の漂遊照光を遮り、トポロジーを潤滑にするが、ダークマトリックスパターン２０３は、ＩＴＯ画素電極２９０と金属パターン３００の間のプロセス互換性を提供する。

図１４は、前述のようにセル回路を製造する工程を示す。

ボックス３３０の工程は、石英基板の表面を準備することから開始する。ボックス３３０の工程は、いずれか必要なクリーニングを含むことが可能である。

ボックス３３２の工程は、次に、低温酸素（ＬＴＯ）より成る第一層を被着するが、化学的気相成長によって被着されるＳｉＯ_２にすることも可能である。第一ＬＴＯ層は、厚さ０．７μｍに被着されてアニーリングされる。

ボックス３３４の工程は、厚さ０．１μｍに単結晶Ｓｉの層を被着し、次に、自己イオン注入を実施して特性改良する。ボックス３３４の工程は、６００°Ｃで晶出ならびにアニーリングを実施する。その結果、単結晶Ｓｉが多結晶Ｓｉに成る。ボックス３３４の工程は、リソグラフィを実施して、第一半導体パターン２１０を形成する多結晶Ｓｉの各部を覆う、マスク材料パターンを生成する。その後、ボックス３３４の工程は、マスク材料パターンで覆われていない領域をエッチングして除去し、第一半導体層２１０を残す。

ボックス３３６の工程は、第二ＬＴＯ層を厚さ０．０８５μｍに被着する。ボックス３３６の工程は、１５０気圧、９５０°Ｃで酸化を実施し、第二ＬＴＯ層をアニーリングする。

ボックス３４０の工程は、多結晶Ｓｉ層を厚さ０．３５μｍに被着する。ボックス３４０の工程は、リソグラフィを実施して、第二半導体パターン２２０または一本または二本のチャネルで第一半導体パターンと交差する他の同様パターンを形成する多結晶Ｓｉの各部を覆うマスク材料パターンを生成する。次に、ボックス３４０の工程は、マスク材料パターンで覆われていない領域をエッチングして除去し、第一半導体層２２０を残す。その後、ボックス３４０の工程は、マスク材料を除去する。

ボックス３４２の工程は、リソグラフィを実施して、セル回路は覆わないが、例えば基板に周辺回路が形成される領域を覆う場合もある、マスク材料パターンを生成する。ボックス３４２の工程は、高濃度のｎタイプドーパントを注入して、第二半導体パターン２２０に導電性をもたせ、第一半導体パターン２１０に導電リードを形成する。その後、ボックス３４２の工程は、適切なプラズマレジストエッチングによりマスク材料を除去する。

ボックス３３４の工程は、同様にリソグラフィを実施して、周辺回路は覆わずにセル回路を覆うマスク材料パターンを生成する。次に、ボックス３４４の工程は、高濃度のｐタイプドーパントを注入して、周辺回路の導電領域を形成する。その後、ボックス３４４の工程はマスク材料を除去する。ボックス３４４の工程は、約６００°Ｃで晶出アニーリングを実施することも出来る。

高濃度のドーパントを注入するので、ボックス３４２と３４４の工程は、イオンシャワー、プラズマ注出、イオンバケット等といった非集団選択プロセスを含む、任意数の注入プロセスを採用する場合もある。

ボックス３４６の工程は、金属の層を厚さ０．１−０．２μｍに被着して、スキャン線層を生成する。スキャン線層は、例えば、二〜三枚の０．０５μｍのＡｌＣｕ層によって分離される三〜四枚の０．０１μｍのＴｉＷ層を備えた、ハイブリッドＴｉＷ／ＡｌＣｕ多層スタックにすることが出来る。ハイブリッド膜は、二種類の合金ターゲットを利用して、ターゲットを交換しながら、スパッタリングまたは蒸着できる。これらの厚さにより、処理時のＡｌＣｕ層の隆起形成が回避され、更に、ＡｌＣｕ層間またはＡｌＣｕ層と他の層の間の混合を回避する薄い障壁金属と成り、例えば、隆起の形成、薄膜の気泡、剥離、多結晶Ｓｉ層へのスパイキングが防止される。薄膜は、高度な寸法制御を達成するのとほぼ同速度で、全部をウェットエッチングすることも可能である。ウェットＴｉＷエッチング液とウェットＡｌＣｕエッチング液の割合は、約５０：１にすることが可能で、標準的なＡｌエッチング液と比較して、この混合エッチング液は、粘度がはるかに低く、エッチング時の激しさが少なく、気泡を除く。

ボックス３４６の工程は、次に、リソグラフィを実施して、スキャン線を形成するスキャン線層の部分を覆うマスク材料パターンを生成する。次に、ボックス３４６の工程は、エッチングを行って、マスク材料パターンで覆われていない領域を除去し、スキャン線を残す。その後、ボックス３４６の工程は、マスク材料を除去する。

ボックス３５０の工程は、第三ＬＴＯ層を厚さ０．７μｍに被着する。ボックス３５０の工程は、第一半導体パターン２１０チャネルを不活性化する水素化、ならびに、水素化プロセスに起因する損傷層を除去するための適切なウェット酸化エッチングも実施する。ボックス３４６で形成されたスキャン線は、第一半導体パターン２１０のチャネルに重なっていないので、この水素化が、第一半導体パターン２１０のチャネルの劣化の原因となることはない。

ボックス３５２の工程は、リソグラフィを実施して、第一および第二結合点２１２と２１４、ならびにデータ線層の金属とボックス３３４で形成された層とが接触する他の領域を覆わずに、他の全部の領域を覆うマスク材料パターンを生成する。ボックス３５２の工程は、次に、エッチングを行って、覆われない領域にあるボックス３３６と３５０からの第二および第三ＬＴＯ層に、開口部を形成する。その後、ボックス３５２は、マスク材料を除去する。

ボックス３５４の工程は、データ金属層を厚さ０．５μｍに被着する。データ金属層は、例えば、前述のようなハイブリッドＴｉＷ／ＡｌＣｕ多層スタックにすることが出来る。ボックス３５４の工程は、次に、リソグラフィを実施して、データ線を形成するデータ線層の部分を覆い、且つ、第二結合点２１４への開口部を覆うマスク材料パターンを生成する。次に、ボックス３５４の工程は、エッチングを行って、マスク材料パターンで覆われていない領域を除去し、データ線を残す。その後、ボックス３５４の工程は、マスク材料を除去する。

第二結合点２１４を覆うデータ線層は、トポロジーの急激さの結果としての液晶制御の悪さによる光の漏れを遮る。

ボックス３５６の工程は、ポリイミドの不活性化層を厚さ１．５μｍに被着する。ボックス３５６の工程は、リソグラフィを実施して、第二結合点２１４ならびに接触のためにデータ線層の金属を露出しなくてはならない他の領域を覆わないマスク材料パターンを生成する。ボックス３５６の工程は、次に、エッチングを行って、覆われていない領域の不活性化層の開口部を形成する。その後、ボックス３５６の工程は、マスク材料を除去する。

不活性化層は表面をプレーナ化するようにも作用し、また、ポリイミドの代わりにスピン・オン・ガラスを使用することも可能である。トポロジーの急激さのため、プレーナ化は重要である。

ボックス３６０の工程は、ＴｉＷのダークマトリックス層を厚さ０．１μｍに被着する。ＴｉＷは、酸化インジウムすず（ＩＴＯ）ならびにアルミニウムとの相互エッチングストップとして作用し、且つ、薄膜層においてでさえ高い光学濃度を有しているので、ダークマトリックス材料として好都合であり、また、カバーシート以外の回路に好都合に適用される。ボックス３６０の工程は、リソグラフィを実施し、各データ線の縁部沿い、および第二結合点２１４近傍のような、光遮蔽が必要な領域でのみダークマトリックス層を覆う、マスク材料パターンを生成する。ボックス３６０の工程は、次に、エッチングを行って、覆われていない領域を除去する。その後、ボックス３６０の工程は、マスク材料を除去する。

ボックス３６２の工程は、ＩＴＯを厚さ０．０５５μｍに被着する。ボックス３６２の工程は、リソグラフィを実施して、光透過性セル領域のＩＴＯ層を覆うマスク材料パターンを生成する。ボックス３６２の工程は、次に、エッチングを行って、覆われていない領域を除去し、２８０°ＣでＩＴＯ層をアニーリングする。

図１５は、前述の通りに生成された回路を具備するディスプレイの特徴を示すものである。

図１５のディスプレイ４００は、アレイ基板４０２とカバー基板４０４を具備している。アレイ基板４０２は石英であるが、カバー基板４０４は石英またはガラスにできる。

アレイ基板４０２の表面４１２に形成される回路４１０は、アレイ回路４１４と周辺回路４１６を具備している。周辺回路４１６は、アレイ回路４１４の境界の外側にあり、スキャン線ならびにデータ線の端部に結合されるドライバを具備できる。前述の通り、アレイ回路はｎドーピングされた多結晶Ｓｉ ＴＦＴを有することができ、一方、周辺回路４１６はｐドーピングされた多結晶Ｓｉ ＴＦＴを有することができる。

ＩＴＯ層４２０は、カバー基板４０４の表面に形成され、アレイ基板４０２の表面４１２に面し、アレイ回路４１４の境界でスペーサ４２２と４２４によって分離されている。ディスプレイ４００が投写装置の場合、スペーサが投写ディスプレイの画像問題の原因となる可能性があるので、それは、アレイ回路４１４の境界内に他のスペーサが必要ない程度に小さくなくてはならない。厚い基板を使用することにより、または、低い温度で組付けを実施することにより、スペーサの必要性を減らすことができる。

ディスプレイ４００は、ＩＴＯ層４２０と、アレイ回路４１４と、スペーサ４２２と４２４によって定められる空洞に、液晶材料４３０も具備する。液晶材料４３０は、９０°のねじれネマチック液晶にできる。

ディスプレイ４００には、例えば、サイズ約１．５インチのウェーハサイズの投写ディスプレイが可能である。あるいは、ディスプレイ４００は、大面積直接ビューディスプレイも可能である。

前述の技術は、先行技術にシミュレートされ比較されている。シミュレーションの結果、一部では蓄積容量がかなり大きくなるため、一部ではＴＦＴのゲートならびに寄生容量が小さくなるため、著しく漏話が低減し、画像品質が向上することが分かった。

液晶アセンブリを備えていないセルの３０×３０のダミーアレイが製造され、試験され、十分に役立つことが認められている。

１２８０×１０２４アレイは、ウェーハサイズのものも、大面積のものも、製造に成功している。ウェーハサイズのアレイは、従来の２μｍ ＣＭＯＳ技術を採用し、一方、大面積アレイは従来の３μｍ ＣＭＯＳ技術を採用している。

今日までの結果より、ウェーハサイズならびに大面積アレイは組付けたときに十分に役立つこと、また、回路は１μｍ以下のＣＭＯＳ技術に合わせて縮尺可能であることが分かった。

前述の実施例は、絶縁基板上に薄膜回路を提供している。しかし、本発明は、他タイプの基板上の他タイプの回路で実施できる。

前述の実施例は特定の形状と電気的特徴を備えた回路を提供しているが、本発明は別の形状ならびに別の回路で実施できる。

前述の実施例は、特定のプロセスによって特定の材料から製造される特定の厚さの層を具備しているが、他の厚さを生成することも可能であるし、ＴＦＴの性能を向上して蓄積キャパシタンスを増大する、更に薄い半導体ならびにゲート酸化層のような、他の材料ならびにプロセスも利用できる。例えば、ＣＭＯＳ ＴＦＴ以外に、当該プロセスは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはジャンクション電界効果トランジスタ（ＪＦＥＴ）を生成できる。数例において、材料間のジャンクションにより適切な隔離が得られるので、ゲート線とチャネルの間の絶縁層は不要である。多結晶Ｓｉ以外に、単結晶Ｓｉ、ＳｉＧｅ、ＣｄＳｅ、または多結晶ＳｉとＳｉＧｅの合成層を含むがこれらに限定されない他の半導体材料を、半導体層に使用することができる。同様に、ＩＴＯ、ＭｏＴａ、Ｃｒ、ＭｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、ＴｉＮ、ならびに有機性導電材料を含むがこれらに限定されない種々の導電材料を、スキャン線とデータ線に使用できる。

前述の実施例は、特定順序の層を具備するが、下端ゲートＴＦＴ構造を製造することによるように、層の順序は変更可能である。例えば、各ゲート線は、チャネルの上でなく、下で交差することもできる。

前述の実施例は、半導体線がゲート線と交差するチャネル内を除いて濃くドーピングされる半導体線を形成しているが、他のドーピング技術も利用できる。例えば、ドーピングを少なくしてリーク電流を減らすことができる。しかし、本発明は、他の回路を形成するように実施することもできる。

前述の実施例は、半導体ゲート線を制御する金属スキャン線を備えたアレイを形成する。しかし、本発明は、他の技術を利用して実施することもできる。

本発明は、ディスプレイ、センサ、ならびにライトバルブ用のアレイを含む、多くの手段で適用できる。

本発明は、薄膜の実施例について説明されたが、本発明は単結晶液晶技術にも実施できる。

１０：回路、１２：スキャン線、１４：データ線、１６：交差域、２０：半導体線、２２：接続部、２４，２６：ゲート線、３０，３２：交差チャネル、４０：回路、４２：スキャン線、４４：データ線、４６：交差域、５０：半導体線、５２：接続部、５４，５６：チャネル、７０：半導体線、７２：導線、８０，８２：チャネル、９０：基板、９２：表面、９４：回路、９６：チャネル域、１００，１０２：チャネルリード、１１０：半導体線、１１２：導線、１１４，１１６：チャネル、１２０：半導体線、１２２：導線、１２４，１２６：チャネル、１５０：アレイ、１６０：一番目のスキャン線、１６２：Ｍ番目のスキャン線、１６６：一番目のデータ線、１６８：Ｎ番目のデータ線、１７０：ｍ番目のスキャン線、１７２：ｎ番目のスキャン線、１８０：半導体線、１８２：導線、１８８：端部、１９０：結合点、１９２：素子、２０２：（ｍ＋１）番目のスキャン線、２０４：ｎ番目のデータ線、２０６：（ｎ＋１）番目のデータ線、２１０：第一半導体パターン、２１２：第一結合点、２１４：第二結合点、２１６：コンデンサ電極、２２０：第二半導体パターン、２２２，２２４：チャネル、２２６：縁部、２４０：基板、２４２：表面、２４４：回路、２５０，２５６：絶縁層、２５２，２５４：コンデンサ電極、２６０：絶縁層、２６２：不活性化層、２７０：チャネル、２８０，２８２：ダークマトリックス線、２９０，２９２：電極、３００：金属パターン、３０２：ダークマトリックスパターン、４００：ディスプレイ、４０２：アレイ基板、４０４：カバー基板、４１０：回路、４１２：表面、４１４：アレイ回路、４１６：周辺回路、４２０：ＩＴＯ層、４２２，４２４：スペーサ、４３０：液晶材料

Claims (6)

1. 回路が形成される表面を有する基板と、この基板の表面に形成されたアレイ回路とを備えたアレイであって、
   前記アレイ回路は、
   １より多いＭ本のスキャン線のセットであって、前記スキャン線の各々が前記基板の表面にわたって第一方向に延びており、Ｍ本のスキャン線が第一番目から第Ｍ番目まで順番に配置されている、前記Ｍ本のスキャン線のセットと、
   １より多いＮ本のデータ線のセットであって、前記データ線の各々が前記基板の表面にわたって前記第一方向とは異なる第二方向に延びており、Ｎ本のデータ線が第一番目から第Ｎ番目まで順番に配置されている、前記Ｎ本のデータ線のセットと、
   １からＭまでの各値をｍとし、１からＮまでの各値をｎとしたとき、ｍ番目のスキャン線とｎ番目のデータ線とが交差する交差域の各々において、ｍ番目のスキャン線およびｎ番目のデータ線に結合されたセル回路とを備え、
   前記セル回路が、
   第一結合点と第二結合点との間を延び、前記第一結合点で前記ｎ番目のデータ線に電気的に結合されると共に前記第二結合点で素子のデータ・リードに電気的に結合される第一の線であって、該第一の線は前記アレイ回路の第一層に位置し、該第一層は半導体材料からなる、前記第一の線と、
   前記アレイ回路の第二層内の第二の線であって、前記ｍ番目のスキャン線からゲート信号を受信するように結合され、第一のチャネル域および第二のチャネル域において前記第一の線と交差している、前記第二の線とを備えており、
   前記第一の線は、前記第一および第二のチャネル域内に各々チャネルを含み、これらのチャネルが前記第一結合点と前記第二結合点との間で直列になっており、前記第二の線は、前記第二の線が前記第一および第二のチャネル域に前記ゲート信号を伝えることができるような導電性を有し、
   前記第一の線は、前記第一チャネル域を経て第一方向に、更に前記第二チャネル域を経て前記第一方向に直交する第二方向に延びており、
   前記第二の線は、前記第二チャネル域を経て前記第一方向に、更に前記第一チャネル域を経て前記第二方向に延びており、
   前記ｎ番目のデータ線が、第一縁部と第二縁部との間に前記第一方向における或る幅を有し、且つ、前記チャネルの少なくとも一つが、前記第一縁部と前記第二縁部との間に位置しており、
   前記第一の線が、前記第一結合点と前記第二結合点との間の第一の線の導電性が前記第二の線を介して前記第一チャネル域および第二チャネル域に伝えられる前記ゲート信号によって制御されるように配置され、且つ電荷キャリヤソースおよびデスティネーションを含んでいる、アレイ。
2. 前記第一および第二の線は、第一および第二のチャネル域間でＬ字形となっている請求項１に記載のアレイ。
3. 前記素子は、容量性要素である請求項１または２に記載のアレイ。
4. 回路が形成される表面を有する基板と、この基板の表面に形成されたアレイ回路とを備えた製品であって、
   前記アレイ回路は、
   第一番目から第Ｍ番目まで順番に配置されたＭ本のスキャン線のセットと、
   第一番目から第Ｎ番目まで順番に配置されたＮ本のデータ線のセットと、
   第一結合点と第二結合点との間を延び、いずれかの結合点でコンデンサ電極に電気的に結合される第一の線であって、前記コンデンサ電極は容量性要素を形成し、該第一の線は前記アレイ回路の第一層に位置し、該第一層は半導体材料からなる、前記第一の線と、
   前記回路の第二層内の第二の線であって、前記スキャン線からゲート信号を受信するように結合される、前記第二の線とを備え、
   前記第一の線は、第一のチャネル域および第二のチャネル域内に各々チャネルを含み、これらのチャネルが前記第一結合点と前記第二結合点との間で直列になっており、
   前記第二の線は、前記第二の線が前記第一および第二のチャネル域に前記ゲート信号を伝えることができるような導電性を有し、
   前記第一および第二の線が、前記第一および第二チャネル域内において交差しており、
   前記第一の線が、前記第一チャネル域を経て第一方向に、更に前記第二チャネル域を経て前記第一方向に直交する第二方向に延びており、
   前記第二の線が、前記第二チャネル域を経て前記第一方向に、更に前記第一チャネル域を経て前記第二方向に延びており、
   前記第一の線が、前記第一結合点と前記第二結合点との間の第一の線の導電性が前記第二の線を介して前記第一チャネル域および第二チャネル域に伝えられる前記ゲート信号によって制御されるように配置され、且つ電荷キャリヤソースおよびデスティネーションを含んでいる、製品。
5. 前記コンデンサ電極は、隣接する前記スキャン線と位置合わせされて容量性要素を形成する請求項４に記載の製品。
6. 回路が形成され得る表面を有する基板と、１より多いＭ本のスキャン線のセットであって、前記スキャン線の各々が前記基板の表面にわたって第一方向に延びており、Ｍ本のスキャン線が第一番目から第Ｍ番目まで順番に配置されている、前記Ｍ本のスキャン線のセットと、１より多いＮ本のデータ線のセットであって、前記データ線の各々が前記基板の表面にわたって前記第一方向とは異なる第二方向に延びており、Ｎ本のデータ線が第一番目から第Ｎ番目まで順番に配置されている、前記Ｎ本のデータ線のセットと、前記基板の表面に形成された回路とを備えた製品であって、
   前記回路は、
   第一結合点と第二結合点との間を延び、いずれかの結合点で他の素子に電気的に結合される第一の線であって、該第一の線は前記回路の第一層に位置し、該第一層は半導体材料からなる、前記第一の線と、
   前記回路の第二層内の第二の線であって、前記スキャン線からゲート信号を受信するように結合され、第一のチャンネル域及び第二のチャネル域において前記第一の線と交差している、前記第二の線とを備え、
   前記第一の線は、前記第一および第二のチャネル域内に各々チャネルを含み、これらのチャネルが前記第一結合点と前記第二結合点との間で直列になっており、
   前記第二の線は、前記第二の線が前記第一および第二のチャネル域に前記ゲート信号を伝えることができるような導電性を有し、
   前記回路の前記第二層が導電性金属からなり、
   前記第一の線が、前記第一チャネル域を経て前記第一方向に、更に前記第二チャネル域を経て前記第一方向に直交する第二方向に延びており、
   前記第二の線が、前記第二チャネル域を経て前記第一方向に、更に前記第一チャネル域を経て前記第二方向に延びており、
   ｎ番目のデータ線が、第一縁部と第二縁部との間に第一方向における或る幅を有し、前記チャネルの少なくとも一つが、前記第一縁部と前記第二縁部との間に位置しており、
   前記第一の線が、前記第一結合点と前記第二結合点との間の第一の線の導電性が前記第二の線を介して前記第一チャネル域および第二チャネル域に伝えられる前記ゲート信号によって制御されるように配置され、且つ電荷キャリヤソースおよびデスティネーションを含んでいる、製品。

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