JP3952517B2 - 製品 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基板上に形成される回路に関するものである。更に具体的に述べると、本発明は半導体線の導電性を制御するゲート線に関するものである。
【0002】
【従来の技術】
ルイス,A.ならびにウー,イー−W.著「アクティブマトリックス液晶ディスプレイのための多結晶シリコンTFT(Polysilicon TFT for Active Matrix Liquid Crystal Displays)」IEICE TRANSACTIONS,Vol.J76−CII,No.5,1993年5月、pp.211−226には、多結晶シリコン(多結晶Si)薄膜トランジスタ(TFT)の制作とならびに多結晶Siアクティブマトリックス液晶ディスプレイ(AMLCD)画素デザインについて説明がなされている。
【0003】
ウー,イー−W.著「高精細度ディスプレイとTFT−LCDの技術動向(High−definition displays and trends in TFT−LCDs)」 Journal of the SID,Vol.2, No.1,1994,pp.1−14には、TFT付きAMLCDに焦点をあてながら種々の液晶ディスプレイ(LCD)が説明されている。
【0004】
本発明は、多重ゲートTFTのような、多重ゲート構造の配置計画の問題に対処するものである。前述の通り、多重ゲートTFTは、薄膜構造のリーク電流を減らすのに有用である。従来の技術の中には、各々がゲート信号を供給する軸方向線から横方向に延びる別個の線を、各ゲートごとに提供することによって、多重ゲートの配置計画の問題を解決するものもある。他の従来技術は、多重チャネルにて曲がり半導体線と交差するゲート信号線を提供する。
【0005】
本発明は、直列な複数のチャネルと交差するゲート線を提供することによって、多重ゲートの配置計画問題を解決する技術の発見に基づくものである。その結果、多重ゲート構造に、ゲート信号を供給する線から横方向に延びる一本のゲート線だけが設けられる。従って、この技術によって種々の多重ゲート配置計画ができ、そのうちのいくつかは、特に、AMLCD、アクティブマトリックスセンサまたはエミッタ、液晶ライトバルブ(LCLV)用のようなアレイの配置計画に有用である。
【0006】
この技術は、基板ならびに基板表面に形成される回路を具備する製品で実施できる。基板は、第一および第二結合点に延びる第一の線を具備でき、第一および第二結合点にて、第一の線は他の素子と電気的に結合する。第一の線は、半導体材料を含む回路の層にある。別の層にある第二の線は、ゲート信号を受信するように結合できる。第二の線は、複数個のチャネル域にて第一の線と交差し、交差域の各々において、第一の線はチャネルを具備している。チャネルは、第一および第二結合点の間で直列である。第二の線は導電性があり、ゲート信号を全部のチャネル域に伝える。第一の線は、第一および第二結合点のあいだの第一の線の導電性が、第二の線によってチャネル域に伝えられるゲート信号によって制御されるように位置決めされた、電荷キャリヤソースとデスティネーションを具備する。
【0007】
基板は絶縁基板にすることが可能であり、また、回路は薄膜回路にすることが可能である。第二の線は、多結晶シリコンのような半導体材料を含む層に入れることが可能で、ゲート信号を供給する導電金属線に電気的に結合される端部を有する。あるいは、第二の線は、第二の線が同層の導電金属線からゲート信号を受信するように結合された状態で、導電金属を含む層に入れることができる。第一の線は、チャネル域内をごく薄くドーピングし、その他の場所をずっと濃くドーピングした、多結晶シリコンを含むことができる。絶縁層により、チャネル域の第一ならびに第二の線を隔離できる。
【0008】
チャネル域は、実質的に大きさと形状を同じにできる。第一の線は、第一チャネル域から第一方向と、第二チャネル域から第二垂直方向とに延びることができる。逆に、第二の線は、第一チャネル域から第二方向と、第二チャネル域から第一方向に延びることができる。各々の線は、チャネル域間で約90°の角度を具備できる。
【0009】
この技術は、アレイにも実施できる。二次元(2D)アレイは、例えば、前述のウーの記事の図3に記載されているように、直交方向に延びる二セットの導線を具備することができる。一方の方向に延びる各線がアレイの行に信号を供給でき、他方の方向に延びる各線がアレイの列に信号を供給できる。
【0010】
従来、2Dアレイの各々の列−行位置は、「セル」とも呼ばれる回路を含んでいる。この回路は、セルの列と行の組み合わせに線上の信号を供給する。例示的に「データ線」を呼ばれる一方の平行線セットを介し、各セルはセルの状態を決定または指示する信号を受信または供給する。例示的に「スキャン線」と呼ばれる他方の平行線セットを介し、各セルは、セルがそのデータ線と、いつ信号をやりとりするかを決定する信号を受信する。本明細書中で「セル領域」を呼ばれる、データ線とスキャン線によって制限された各セルの領域は、アレイ外部のソースと信号をやりとりするトランスジューサとして利用できる。従来、各セルの回路は半導体のチャネルを含んでおり、従来、チャネルの導電性は、トランジスタのゲートと類似しているために「ゲート信号」とも呼ばれるスキャン信号により、制御されていた。
【0011】
【課題を解決するための手段】
この技術は、基板ならびに基板表面に形成されたアレイ回路を具備するアレイに施すことができる。アレイ回路は、おおよそ第一方向に延びるM本のスキャン線と、おおよそ第一以外の第二方向に延びるN本のデータ線を具備する。アレイ回路は、Mの1〜mの各値と、Nの1〜nの各値について、m番目のスキャン線とn番目のデータ線が交差する交差域を含む。
【0012】
少なくとも一個の交差域のセル回路は、n番目のデータ線から信号を受けとったり供給したりするためのデータ用リードを有する素子を具備している。セル回路は、前述のように第一の線と第二の線も具備している。第一の線は、第一結合点にてn番目のデータ線へ、第二結合点にて素子のデータ用リードへ、電気的に結合されている。第二の線は、m番目のスキャン線からゲート信号を受信するように結合されている。
【0013】
チャネル域は、n番目のデータ線の縁部間に収めることが出来るので、第一の線は、n番目のデータ線と基板の間に設けることができる。更に、実質的に第二の線のすべてをn番目のデータ線の縁部間に収めることができるので、第二の線は、交差域でm番目のスキャン線に結合できる。
【0014】
この技術は、更にディスプレイにおいても実施できる。各々のセルの回路の素子は、データ用リードに結合された光透過性セル電極を、セル領域に具備できる。ディスプレイは、n番目のデータ線からセル電極が受信するデータ信号が液晶材料の光透過性を制御するように、セル電極方向に配置された液晶材料を具備できる。前述のように、データ信号は、第二の線によってチャネル域に伝えられるm番目のスキャン線からのゲート信号の制御下で、第一の線を介してn番目のデータ線から受信できる。
【0015】
前述の技術は、多重ゲート構造のレイアウトの極小化を可能にするので、好都合である。前述の通り、構造は、アレイのデータ線の下に配置できる。従って、各セルの多重ゲート構造は、いずれかセルの領域を占有する必要が無いので、当該技術は、ディスプレイ、ライトバルブ、センサのような、光透過形、感知形、または放出形の装置に特に好都合である。また、チャネルを具備する各セルの半導体線を、セルのスキャン線の下に延ばす必要がないので、スキャン線の下の全領域をコンデンサとして利用できる。更に、チャネルを具備する半導体線は、データ線によって、極めて効果的に遮光される。
【0016】
【発明実施の形態】
図1は、先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有している。図2は、先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、曲がった半導体線のチャネルと交差している。図3は、半導体線の二本のチャネルの導電性を制御する一本のゲート線を備えたセル回路を示す概略配置計画図である。図4は、図3の線A−Aについての概略断面図である。図5は、図3の線B−Bについての概略断面図である。図6は、図3の構成に対する代替構成の概略配置計画図である。図7は、別の代替構成の概略配置計画図である。図8は、図3のそれのようなセル回路付きアレイの概略配置計画図である。図9は、セルの回路の半導体層を示す概略配置計画図である。図10は、図9の線a−aについての概略断面図である。図11は、図9の線b−bについての概略断面図である。図12は、図9の線c−cについての概略断面図である。図13は、図9の線d−dについての概略断面図である。図14は、図9のようにセル回路を生成する工程を示すフローチャートである。図15は、図14に記載されているように生成されたアレイを具備するディスプレイの断面図である。
【0017】
図1と図2は、従来のセル回路の配置計画図である。図1では、スキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有する。図2では、スキャン線は、曲がった半導体線のチャネルと交差している。
【0018】
図1の回路10は、説明のため、M本のスキャン線とN本のデータ線を具備するアレイからのものである。m番目のスキャン線12とn番目のデータ線14は、交差域16で交差している。m番目のスキャン線12とn番目のデータ線14とに結合されたセル回路は、n番目のデータ線14への接続部22を備えた半導体線20を具備する。
【0019】
ゲート線24と26は、m番目のスキャン線12から横方向に延びており、半導体線20のチャネル30と32に交差している。その結果、m番目のスキャン線12のゲート信号がチャネル30と32の導電性を制御し、半導体線20が、n番目のデータ線14からセル回路の素子のデータ用リードへ、あるいは、データ用リードからn番目のデータ線14へ、信号を供給できる。
【0020】
図2の回路40は、説明のため、図1と同様なアレイからのものであり、m番目のスキャン線42とn番目のデータ線44は、交差域46で交差している。m番目のスキャン線42とn番目のデータ線44とに結合されたセル回路は、n番目のデータ線44への接続部52を備えた、曲がった半導体線50を具備する。
【0021】
半導体線50の曲がり形状のため、m番目のスキャン線42は、チャネル54と56に交わる。その結果、m番目のスキャン線42のゲート信号がチャネル54と56の導電性を制御し、半導体線50が、n番目のデータ線44からセル回路の素子のデータ用リードへ、あるいは、データ用リードからn番目のデータ線14へ、信号を供給できる。
【0022】
図3−図8は、本発明の一般的特徴を示す。図3は配置計画図を示すが、この配置計画図では、第一および第二結合点間に半導体線が延び、また、二本のチャネルで半導体線と交差する導線により、半導体線の導電性を制御するゲート信号を供給する。図4と図5は、図3の断面図を示す。図6と図7の各々は、図3の通りだが、異なる構成を備えた半導体線ならびに導線を示す。図8は、セル回路が図3のような配置に含んでいる、M×Nアレイを概略的に示す。
【0023】
図3の線70は第一および第二結合点の間に延びており、線70は第一および第二結合点にて他の素子と電気的に結合される。線70は、半導体材料を含む回路の層にある。
【0024】
線72は、別の回路の層にあり、ゲート信号を受信するように結合されている。線72はチャネル80と82で線70と交差しており、各線が90°という角度を含んでいるため、チャネル間では各線はL字形となる。従って、図3の特徴的構成は「交差L」と呼ぶことができる。
【0025】
図4は、図3の線A−Aについての断面図である。図示の通り、基板90は、回路94が形成されている表面92を有する。回路94は、半導体線70の下に一層または複数層を具備しても、半導体線70と半導体線72の間に絶縁層のような一層または複数層を具備しても差し支えない。導線72は、ゲート信号をチャネル域96へ信号を伝える。回路94は、導線72に重なる一つまたは複数の層を含むこともある。
【0026】
図5は、図3の線B−Bについての断面図である。図示の通り、半導体線72は、チャネル域96のチャネル82を具備する。チャネル82は、低濃度の電荷キャリヤソースとデスティネーションがであることを示すP-で示されているように、ドーピングされていないか、ごく薄くドーピングされるようにできる。対照的に、チャネルリード100と102は、高濃度の電荷キャリヤソースとデスティネーションであることを示すP+で示されているように、濃くドーピングされている。
【0027】
チャネル80も、図4と図5のそれらのような断面図を有する。従って、図5に図示されるように線70に電荷キャリヤソースとデスティネーションを配置したことにより、線72によって各チャネル域に伝えられるゲート信号が、第一および第二結合点間の線70の導電性を制御する。
【0028】
図6は、図4と図5のもののような交差部を各チャネルが有する、傾斜させた交差L構成を示す。半導体線110は、第一および第二結合点の間に延びている。導線112は、ゲート信号を受信するように結合されている。線112は、チャネル114と116にて線110と交差しており、チャネル間で、各線は90°という角度を具備するのでL字形になっている。
【0029】
図7は、図4と図5のもののような交差部を各チャネルが有する、別の構成を示す。半導体線120は、第一および第二結合点の間に延びている。導線122は、ゲート信号を受信するように結合されている。線122は、チャネル124と126で線120と交差しており、チャネル間で、各線は90°という角度を具備するのでL字形になっている。
【0030】
図8のアレイ150は、一番目のスキャン線160からM番目のスキャン線162までのM本のスキャン線と、一番目のデータ線166からN番目のデータ線168までのN本のデータ線を具備している。m番目のスキャン線170とn番目のデータ線172に結合されたセル回路について、説明のために更に詳細に図示してある。
【0031】
図8に記載されている通り、半導体線180と導線182は、チャネル184と186にて線182が線180と交差して、交差L構成を形成している。線182の端部188は、ゲート信号を供給するm番目のスキャン線170に電気的に結合されている。半導体線180は、金属貫通結合部を具備できるデータ線結合点190と、素子192のデータ用リードの間に結合される。線182は導電性があるので、m番目のスキャン線170のゲート信号が、結合点190と素子192のデータ用リードの間の線180の導電性を制御する。
【0032】
以下に説明される実施例は多結晶Si TFTを採用しており、AMLCDに適したものである。
【0033】
図9−図13は、セル回路を記載したものである。図9は、第一ならびに第二半導体層の配置計画図を示す。図10−図13は、各々、図9の線a−a、b−b、c−c、d−dに対応する断面図である。
【0034】
図9は、M×Nアレイの一部を図示するものであり、m番目のスキャン線200、(m+1)番目のスキャン線202、n番目のデータ線204、(n+1)番目のデータ線206は点線で表されている。図9は、m番目のスキャン線200とn番目のデータ線204に結合されたセルのセル回路の一部も示す。
【0035】
セルの回路は、第一結合点212から第二結合点214に延びる線と第二結合点からコンデンサ電極216に延びる別の線とを備えた第一半導体パターン210を含んでいる。第一結合点212は実質的にすべてn番目のデータ線204の縁部内にあり、第一結合点にn番目のデータ線が電気的に結合されている。コンデンサ電極216の縁部は、(m+1)番目のスキャン線202の縁部と位置合わせされ、容量性要素を形成する。
【0036】
セルの回路は、チャネル222と224にて第一半導体パターン210と交差する線を備えた、第二半導体パターン220も具備している。第二半導体パターン220は、m番目のスキャン線200と電気的に結合される端部226から延びている。
【0037】
図9の配置計画図は、絶縁基板上の多結晶Si TFTで実施される場合に下記寸法を有するように設計される。各セルは30μm×30μmであり、そのうち、スキャン線は6μmを占有し、データ線は5μmを占有する。第一半導体パターン210の線は幅2μmで、第二半導体パターン220は幅2.5μmである。概括的にいうと、最小造作は2μmであり、最小分離間隔は3μmであり、重ねは1.0μm、アパーチャ比は49.7%である。
【0038】
(m+1)番目のスキャン線202とコンデンサ電極216によって形成される容量性要素が、データ線電圧変動のある容量性連結によって蓄積電圧がさほど影響を受けない十分なキャパシタンスを有するように、図9のセル回路は設計される。ダークマトリックスが使用され、アパーチャの犠牲を最小限とした、縁部におけるような、漂遊照光を阻止することにより画像品質が向上される。
【0039】
図10は、回路244が形成された表面242を備えた基板240を示す。基板240は石英にできる。回路244は表面242上に絶縁層250を具備し、その上に、(m−1)番目のスキャン線と、n番目と(n−1)番目のデータ線とに各々結合される、セル回路のコンデンサ電極252と254が形成さされている。第二半導体パターン220の下にある電極252の小領域が、”i”で示されるような、ドーピングされていない真性多結晶Siであることを除き、コンデンサ電極252と254は、各々、”n+”で示されるような、濃くnドーピングされた多結晶Siを含んでいる。第二半導体パターン220とコンデンサ電極252が重なる領域が図9のように小さい場合、この小さな非ドーピング領域は、キャパシタンスに微々たる影響しかない。
【0040】
回路244は、コンデンサ領域252と254と、図9に示されている第二半導体パターン220の間に、絶縁層256も具備している。第二半導体パターン220は、濃くnドーピングされた多結晶Siも含み、m番目のスキャン線200に電気的に結合されており、m番目のスキャン線200はアルミニウムを含み、ハイブリッドTiW/AlCuスタックとして組込める。第二半導体パターン220との重なりが小さいためと、コンデンサ電極252と254間の下降度が軽いため、m番目のスキャン線の断面積の変動は僅かであり、概括的にいうと、その断面積はアレイ全域にわたって実質的に均一なままである。
【0041】
回路244は、次に、m番目のスキャン線200とn番目のデータ線204を分離する絶縁層260を具備しており、n番目のデータ線204もハイブリッドTiW/AICuスタックとして組込むことができる。n番目のデータ線204の上には、ポリイミドより成る不活性化層262がある。
【0042】
図11は、回路244の別の断面図であり、図10と同じ特徴を多く備えているが、第一半導体パターン210のチャネル224も図示されている点が異なる。図示の通り、第二半導体パターン220は、m番目のスキャン線200からチャネル域270に信号を供給して、チャネル224の導電性を制御する。
【0043】
図12は、第一結合点212についての断面図を示す。図示の通り、n番目のデータ線204は、絶縁層256と260の開口部を介して第一半導体パターン210との金属/半導体接触となる。n番目のデータ線204の縁部を覆う不活性化層262の上にダークマトリックス線280、282が形成され、酸化インジウムすず(ITO)の電極290と292は、ダークマトリックス線280と282に僅かに重なっている。
【0044】
図10は、第二結合点214についての断面図を示す。金属パターン300は、絶縁層256と260の開口部を介した、第一半導体パターン210との金属/半導体接触となる。導電ダークマトリックスパターン302は、図12のダークマトリックス線280と282と同じ材料で形成できる。次いで,ITO画素電極は290は金属パターン300及びダークマトリックスパターン302を介して、第二結合点と電気的結合部を形成する。金属パターン300は、絶縁層256と260の縁部の漂遊照光を遮り、トポロジーを潤滑にするが、ダークマトリックスパターン203は、ITO画素電極290と金属パターン300の間のプロセス互換性を提供する。
【0045】
図14は、前述のようにセル回路を製造する工程を示す。
【0046】
ボックス330の工程は、石英基板の表面を準備することから開始する。ボックス330の工程は、いずれか必要なクリーニングを含むことが可能である。
【0047】
ボックス332の工程は、次に、低温酸素(LTO)より成る第一層を被着するが、化学的気相成長によって被着されるSiO2にすることも可能である。第一LTO層は、厚さ0.7μmに被着されてアニーリングされる。
【0048】
ボックス334の工程は、厚さ0.1μmに単結晶Siの層を被着し、次に、自己イオン注入を実施して特性改良する。ボックス334の工程は、600°Cで晶出ならびにアニーリングを実施する。その結果、単結晶Siが多結晶Siに成る。ボックス334の工程は、リソグラフィを実施して、第一半導体パターン210を形成する多結晶Siの各部を覆う、マスク材料パターンを生成する。その後、ボックス334の工程は、マスク材料パターンで覆われていない領域をエッチングして除去し、第一半導体層210を残す。
【0049】
ボックス336の工程は、第二LTO層を厚さ0.085μmに被着する。ボックス336の工程は、150気圧、950°Cで酸化を実施し、第二LTO層をアニーリングする。
【0050】
ボックス340の工程は、多結晶Si層を厚さ0.35μmに被着する。ボックス340の工程は、リソグラフィを実施して、第二半導体パターン220または一本または二本のチャネルで第一半導体パターンと交差する他の同様パターンを形成する多結晶Siの各部を覆うマスク材料パターンを生成する。次に、ボックス340の工程は、マスク材料パターンで覆われていない領域をエッチングして除去し、第一半導体層220を残す。その後、ボックス340の工程は、マスク材料を除去する。
【0051】
ボックス342の工程は、リソグラフィを実施して、セル回路は覆わないが、例えば基板に周辺回路が形成される領域を覆う場合もある、マスク材料パターンを生成する。ボックス342の工程は、高濃度のnタイプドーパントを注入して、第二半導体パターン220に導電性をもたせ、第一半導体パターン210に導電リードを形成する。その後、ボックス342の工程は、適切なプラズマレジストエッチングによりマスク材料を除去する。
【0052】
ボックス334の工程は、同様にリソグラフィを実施して、周辺回路は覆わずにセル回路を覆うマスク材料パターンを生成する。次に、ボックス344の工程は、高濃度のpタイプドーパントを注入して、周辺回路の導電領域を形成する。その後、ボックス344の工程はマスク材料を除去する。ボックス344の工程は、約600°Cで晶出アニーリングを実施することも出来る。
【0053】
高濃度のドーパントを注入するので、ボックス342と344の工程は、イオンシャワー、プラズマ注出、イオンバケット等といった非集団選択プロセスを含む、任意数の注入プロセスを採用する場合もある。
【0054】
ボックス346の工程は、金属の層を厚さ0.1−0.2μmに被着して、スキャン線層を生成する。スキャン線層は、例えば、二〜三枚の0.05μmのAlCu層によって分離される三〜四枚の0.01μmのTiW層を備えた、ハイブリッドTiW/AlCu多層スタックにすることが出来る。ハイブリッド膜は、二種類の合金ターゲットを利用して、ターゲットを交換しながら、スパッタリングまたは蒸着できる。これらの厚さにより、処理時のAlCu層の隆起形成が回避され、更に、AlCu層間またはAlCu層と他の層の間の混合を回避する薄い障壁金属と成り、例えば、隆起の形成、薄膜の気泡、剥離、多結晶Si層へのスパイキングが防止される。薄膜は、高度な寸法制御を達成するのとほぼ同速度で、全部をウェットエッチングすることも可能である。ウェットTiWエッチング液とウェットAlCuエッチング液の割合は、約50:1にすることが可能で、標準的なAlエッチング液と比較して、この混合エッチング液は、粘度がはるかに低く、エッチング時の激しさが少なく、気泡を除く。
【0055】
ボックス346の工程は、次に、リソグラフィを実施して、スキャン線を形成するスキャン線層の部分を覆うマスク材料パターンを生成する。次に、ボックス346の工程は、エッチングを行って、マスク材料パターンで覆われていない領域を除去し、スキャン線を残す。その後、ボックス346の工程は、マスク材料を除去する。
【0056】
ボックス350の工程は、第三LTO層を厚さ0.7μmに被着する。ボックス350の工程は、第一半導体パターン210チャネルを不活性化する水素化、ならびに、水素化プロセスに起因する損傷層を除去するための適切なウェット酸化エッチングも実施する。ボックス346で形成されたスキャン線は、第一半導体パターン210のチャネルに重なっていないので、この水素化が、第一半導体パターン210のチャネルの劣化の原因となることはない。
【0057】
ボックス352の工程は、リソグラフィを実施して、第一および第二結合点212と214、ならびにデータ線層の金属とボックス334で形成された層とが接触する他の領域を覆わずに、他の全部の領域を覆うマスク材料パターンを生成する。ボックス352の工程は、次に、エッチングを行って、覆われない領域にあるボックス336と350からの第二および第三LTO層に、開口部を形成する。その後、ボックス352は、マスク材料を除去する。
【0058】
ボックス354の工程は、データ金属層を厚さ0.5μmに被着する。データ金属層は、例えば、前述のようなハイブリッドTiW/AlCu多層スタックにすることが出来る。ボックス354の工程は、次に、リソグラフィを実施して、データ線を形成するデータ線層の部分を覆い、且つ、第二結合点214への開口部を覆うマスク材料パターンを生成する。次に、ボックス354の工程は、エッチングを行って、マスク材料パターンで覆われていない領域を除去し、データ線を残す。その後、ボックス354の工程は、マスク材料を除去する。
【0059】
第二結合点214を覆うデータ線層は、トポロジーの急激さの結果としての液晶制御の悪さによる光の漏れを遮る。
【0060】
ボックス356の工程は、ポリイミドの不活性化層を厚さ1.5μmに被着する。ボックス356の工程は、リソグラフィを実施して、第二結合点214ならびに接触のためにデータ線層の金属を露出しなくてはならない他の領域を覆わないマスク材料パターンを生成する。ボックス356の工程は、次に、エッチングを行って、覆われていない領域の不活性化層の開口部を形成する。その後、ボックス356の工程は、マスク材料を除去する。
【0061】
不活性化層は表面をプレーナ化するようにも作用し、また、ポリイミドの代わりにスピン・オン・ガラスを使用することも可能である。トポロジーの急激さのため、プレーナ化は重要である。
【0062】
ボックス360の工程は、TiWのダークマトリックス層を厚さ0.1μmに被着する。TiWは、酸化インジウムすず(ITO)ならびにアルミニウムとの相互エッチングストップとして作用し、且つ、薄膜層においてでさえ高い光学濃度を有しているので、ダークマトリックス材料として好都合であり、また、カバーシート以外の回路に好都合に適用される。ボックス360の工程は、リソグラフィを実施し、各データ線の縁部沿い、および第二結合点214近傍のような、光遮蔽が必要な領域でのみダークマトリックス層を覆う、マスク材料パターンを生成する。ボックス360の工程は、次に、エッチングを行って、覆われていない領域を除去する。その後、ボックス360の工程は、マスク材料を除去する。
【0063】
ボックス362の工程は、ITOを厚さ0.055μmに被着する。ボックス362の工程は、リソグラフィを実施して、光透過性セル領域のITO層を覆うマスク材料パターンを生成する。ボックス362の工程は、次に、エッチングを行って、覆われていない領域を除去し、280°CでITO層をアニーリングする。
【0064】
図15は、前述の通りに生成された回路を具備するディスプレイの特徴を示すものである。
【0065】
図15のディスプレイ400は、アレイ基板402とカバー基板404を具備している。アレイ基板402は石英であるが、カバー基板404は石英またはガラスにできる。
【0066】
アレイ基板402の表面412に形成される回路410は、アレイ回路414と周辺回路416を具備している。周辺回路416は、アレイ回路414の境界の外側にあり、スキャン線ならびにデータ線の端部に結合されるドライバを具備できる。前述の通り、アレイ回路はnドーピングされた多結晶Si TFTを有することができ、一方、周辺回路416はpドーピングされた多結晶Si TFTを有することができる。
【0067】
ITO層420は、カバー基板404の表面に形成され、アレイ基板402の表面412に面し、アレイ回路414の境界でスペーサ422と424によって分離されている。ディスプレイ400が投写装置の場合、スペーサが投写ディスプレイの画像問題の原因となる可能性があるので、それは、アレイ回路414の境界内に他のスペーサが必要ない程度に小さくなくてはならない。厚い基板を使用することにより、または、低い温度で組付けを実施することにより、スペーサの必要性を減らすことができる。
【0068】
ディスプレイ400は、ITO層420と、アレイ回路414と、スペーサ422と424によって定められる空洞に、液晶材料430も具備する。液晶材料430は、90°のねじれネマチック液晶にできる。
【0069】
ディスプレイ400には、例えば、サイズ約1.5インチのウェーハサイズの投写ディスプレイが可能である。あるいは、ディスプレイ400は、大面積直接ビューディスプレイも可能である。
【0070】
前述の技術は、先行技術にシミュレートされ比較されている。シミュレーションの結果、一部では蓄積容量がかなり大きくなるため、一部ではTFTのゲートならびに寄生容量が小さくなるため、著しく漏話が低減し、画像品質が向上することが分かった。
【0071】
液晶アセンブリを備えていないセルの30×30のダミーアレイが製造され、試験され、十分に役立つことが認められている。
【0072】
1280×1024アレイは、ウェーハサイズのものも、大面積のものも、製造に成功している。ウェーハサイズのアレイは、従来の2μm CMOS技術を採用し、一方、大面積アレイは従来の3μm CMOS技術を採用している。
【0073】
今日までの結果より、ウェーハサイズならびに大面積アレイは組付けたときに十分に役立つこと、また、回路は1μm以下のCMOS技術に合わせて縮尺可能であることが分かった。
【0074】
前述の実施例は、絶縁基板上に薄膜回路を提供している。しかし、本発明は、他タイプの基板上の他タイプの回路で実施できる。
【0075】
前述の実施例は特定の形状と電気的特徴を備えた回路を提供しているが、本発明は別の形状ならびに別の回路で実施できる。
【0076】
前述の実施例は、特定のプロセスによって特定の材料から製造される特定の厚さの層を具備しているが、他の厚さを生成することも可能であるし、TFTの性能を向上して蓄積キャパシタンスを増大する、更に薄い半導体ならびにゲート酸化層のような、他の材料ならびにプロセスも利用できる。例えば、CMOS TFT以外に、当該プロセスは金属酸化物半導体電界効果トランジスタ(MOSFET)またはジャンクション電界効果トランジスタ(JFET)を生成できる。数例において、材料間のジャンクションにより適切な隔離が得られるので、ゲート線とチャネルの間の絶縁層は不要である。多結晶Si以外に、単結晶Si、SiGe、CdSe、または多結晶SiとSiGeの合成層を含むがこれらに限定されない他の半導体材料を、半導体層に使用することができる。同様に、ITO、MoTa、Cr、MoCr、Ta、Cu、Ti、TiN、ならびに有機性導電材料を含むがこれらに限定されない種々の導電材料を、スキャン線とデータ線に使用できる。
【0077】
前述の実施例は、特定順序の層を具備するが、下端ゲートTFT構造を製造することによるように、層の順序は変更可能である。例えば、各ゲート線は、チャネルの上でなく、下で交差することもできる。
【0078】
前述の実施例は、半導体線がゲート線と交差するチャネル内を除いて濃くドーピングされる半導体線を形成しているが、他のドーピング技術も利用できる。例えば、ドーピングを少なくしてリーク電流を減らすことができる。しかし、本発明は、他の回路を形成するように実施することもできる。
【0079】
前述の実施例は、半導体ゲート線を制御する金属スキャン線を備えたアレイを形成する。しかし、本発明は、他の技術を利用して実施することもできる。
【0080】
本発明は、ディスプレイ、センサ、ならびにライトバルブ用のアレイを含む、多くの手段で適用できる。
【0081】
本発明は、薄膜の実施例について説明されたが、本発明は単結晶液晶技術にも実施できる。
【0082】
【図面の簡単な説明】
【図1】 先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、半導体線のチャネルと交差して横方向に延びるゲート線を有している。
【図2】 先行技術のセル回路を示す概略配置計画図であり、金属または多結晶シリコンのスキャン線は、曲がった半導体線のチャネルと交差している。
【図3】 半導体線の二本のチャネルの導電性を制御する一本のゲート線を備えたセル回路を示す概略配置計画図である。
【図4】 図3の線A−Aについての概略断面図である。
【図5】 図3の線B−Bについての概略断面図である。
【図6】 図3の構成に対する代替構成の概略配置計画図である。
【図7】 別の代替構成の概略配置計画図である。
【図8】 図3のそれのようなセル回路付きアレイの概略配置計画図である。
【図9】 セルの回路の半導体層を示す概略配置計画図である。
【図10】 図9の線a−aについての概略断面図である。
【図11】 図9の線b−bについての概略断面図である。
【図12】 図9の線c−cについての概略断面図である。
【図13】 図9の線d−dについての概略断面図である。
【図14】 図9のようにセル回路を生成する工程を示すフローチャートである。
【図15】 図14に記載されているように生成されたアレイを具備するディスプレイの断面図である。
【符号の説明】
10:回路、12:スキャン線、14:データ線、16:交差域、20:半導体線、22:接続部、24,26:ゲート線、30,32:交差チャネル、40:回路、42:スキャン線、44:データ線、46:交差域、50:半導体線、52:接続部、54,56:チャネル、70:半導体線、72:導線、80,82:チャネル、90:基板、92:表面、94:回路、96:チャネル域、100,102:チャネルリード、110:半導体線、112:導線、114,116:チャネル、120:半導体線、122:導線、124,126:チャネル、150:アレイ、160:一番目のスキャン線、162:M番目のスキャン線、166:一番目のデータ線、168:N番目のデータ線、170:m番目のスキャン線、172:n番目のスキャン線、180:半導体線、182:導線、188:端部、190:結合点、192:素子、202:(m+1)番目のスキャン線、204:n番目のデータ線、206:(n+1)番目のデータ線、210:第一半導体パターン、212:第一結合点、214:第二結合点、216:コンデンサ電極、220:第二半導体パターン、222,224:チャネル、226:縁部、240:基板、242:表面、244:回路、250,256:絶縁層、252,254:コンデンサ電極、260:絶縁層、262:不活性化層、270:チャネル、280,282:ダークマトリックス線、290,292:電極、300:金属パターン、302:ダークマトリックスパターン、400:ディスプレイ、402:アレイ基板、404:カバー基板、410:回路、412:表面、414:アレイ回路、416:周辺回路、420:ITO層、422,424:スペーサ、430:液晶材料
Claims (2)
- 回路を形成できる表面を備えた基板と、
各々が前記基板の表面全体にわたって第一方向に延びる、1より多いN本のデータラインのセットと、
各々が前記基板の表面全体にわたって前記第一方向に対して垂直な第二方向に延びる、1より多いM本のスキャンラインのセットと、
前記基板の表面に形成された回路と、
素子と、
から成る製品であって、
前記回路は、
第一結合点と第二結合点との間に延び、前記第一結合点にてn番目のデータラインに電気的に接合されると共に、前記第二結合点にてn番目のデータラインと信号のやり取りを行う前記素子と電気的に接合される第一の線を具備する、半導体材料からなる第一層と、
m番目のスキャンラインからゲート信号を受信するようにm番目のスキャンラインに結合され且つ前記第一の線と第一のチャンネル域および第二のチャネル域にて交差する第二の線を具備する第二層と、
を備え、
前記第一の線は、前記第一のチャンネル域にて第一のチャネルを有し、前記第二のチャネル域にて第二のチャネルを有し、前記第一および第二のチャネルが前記第一および第二結合点間に配置され且つ前記第一および第二結合点間に直列にあり、前記第一の線が、前記第一結合点から前記第二のチャネル域を通って前記第一方向に延び且つ前記第一のチャネル域を通って前記第二方向に延びていることを特徴とし、
前記第二の線は、前記第一のチャンネル域および前記第二のチャネル域に前記ゲート信号を伝えるように導電性を有し、前記第二の線が、前記第二のチャネル域を通って前記第二方向に延び且つ前記第一のチャネル域を通って前記第一方向に延びていることを特徴とし、
前記第一の線は、前記第一および第二結合点の間の前記第一の線の導電性が前記第二の線によって前記第一のチャンネル域および前記第二のチャネル域に伝えられる前記ゲート信号によって制御されるように配置され、且つ電荷キャリヤソースおよびデスティネーションを含む、
製品。 - 回路を形成できる表面を備えた基板と、
各々が前記基板の表面全体にわたって第一方向に延びる、1より多いN本のデータラインのセットと、
各々が前記基板の表面全体にわたって前記第一方向に対して垂直な第二方向に延びる、1より多いM本のスキャンラインのセットと、
前記基板の表面に形成された回路と、
コンデンサと、
から成る製品であって、
前記回路は、
第一結合点と第二結合点との間に延び、前記第一結合点にてn番目のデータラインに電気的に接合されると共に、前記第二結合点にて前記コンデンサの第一の電極に電気的に接合される第一の線を具備し、且つ前記コンデンサの前記第一の電極を含む、半導体材料からなる第一層と、
m番目のスキャンラインからゲート信号を受信するようにm番目のスキャンラインに結合され且つ前記第一の線と第一のチャンネル域および第二のチャネル域にて交差する第二の線を具備する第二層と、
を備え、
前記第一の線は、前記第一のチャンネル域にて第一のチャネルを有し、前記第二のチャネル域にて第二のチャネルを有し、前記第一および第二のチャネルが前記第一および第二 結合点間に配置され且つ前記第一および第二結合点間に直列にあり、前記第一の線が、前記第一結合点から前記第二のチャネル域を通って前記第一方向に延び且つ前記第一のチャネル域を通って前記第二方向に延びていることを特徴とし、
前記第二の線は、前記第一のチャンネル域および前記第二のチャネル域に前記ゲート信号を伝えるように導電性を有し、前記第二の線が、前記第二のチャネル域を通って前記第二方向に延び且つ前記第一のチャネル域を通って前記第一方向に延びていることを特徴とし、
前記第一の線は、前記第一および第二結合点の間の前記第一の線の導電性が前記第二の線によって前記第一のチャンネル域および前記第二のチャネル域に伝えられる前記ゲート信号によって制御されるように配置され、且つ電荷キャリヤソースおよびデスティネーションを含み、
前記コンデンサは、前記第一の電極と、第二の電極と、前記第一の電極および前記第二の電極の間に配置された絶縁層とを含み、
画素電極が前記コンデンサの前記第一の電極に結合されている、製品。
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