JPH10253984A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】画素電極とその周辺に配置された配線との間に
生じる電界を緩和し、ドメインの発生を防止し、また、
開口率を改善する。 【解決手段】スイッチング素子としてポリ・シリコン・
薄膜トランジスタを有し、マトリクス状に配置され、ゲ
ート信号線２２０とドレイン信号線２３０とで囲まれた
画素領域の周辺部に沿って、保持容量素子２５０を形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微小画素を有する
液晶表示装置に関し、特に、ポリ・シリコン・トランジ
スタで構成されるＴＦＴ（Thin Film Transisitor：す
なわち、薄膜トランジスタ）方式の基板上に駆動回路を
備える、液晶表示装置に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】従来の液晶表示装置としては、上下基板
の各対向表面に該基板と垂直方向から見た場合に交差す
るようにそれぞれ設けたストライプ状のＸＹ電極の交差
領域で構成される画素を駆動する単純マトリクス型液晶
表示装置と、画素毎に能動素子を有し、この能動素子を
スイッチング動作させるアクティブマトリクス型液晶表
示装置に大別される。

【０００３】アクティブマトリクス型液晶表示装置の特
徴は、例えば薄膜トランジスタ等の能動素子を介して画
素電極に液晶駆動電圧（階調電圧）を印加するため、各
画素間のクロストークがなく、単純マトリクス型液晶表
示装置のようにクロストークを防止するための特殊な駆
動方法を用いる必要がなく、多階調表示が可能なことに
ある。

【０００４】このアクティブマトリクス型液晶表示装置
の一つに、薄膜トランジスタとして、アモルファス・シ
リコン・トランジスタ、あるいは、ポリ・シリコン・ト
ランジスタ（多結晶シリコン・トランジスタ）を使用す
るＴＦＴ方式のアクティブマトリクス型液晶表示装置が
知られている。

【０００５】なおこれ以降、本明細書中では、アモルフ
ァス・シリコン・トランジスタをａ−ＳｉＴｒ、ポリ・
シリコン・トランジスタをｐ−ＳｉＴｒ、アモルファス
・シリコン・トランジスタを使用したＴＦＴ方式の液晶
表示装置をａ−ＳｉＴＦＴ液晶表示装置、ポリ・シリコ
ン・トランジスタを使用したＴＦＴ方式の液晶表示装置
をｐ−ＳｉＴＦＴ液晶表示装置と称する。

【０００６】ａ−ＳｉＴＦＴ液晶表示装置は、パソコン
あるいはテレビの表示装置として広く使用されている。

【０００７】しかしながら、ａ−ＳｉＴＦＴ液晶表示装
置では、液晶を駆動するための駆動回路を、液晶表示パ
ネル（すなわち、液晶表示素子、ＬＣＤ(Liquid Crysta
l Display)）の外部周辺に設ける必要があった。

【０００８】これに対して、近年、ｐ−ＳｉＴｒを使用
したＴＦＴ方式の液晶表示装置が開発され、製品化され
ている。

【０００９】ｐ−ＳｉＴＦＴ液晶表示装置の液晶表示パ
ネル（以下、ｐ−ＳｉＴＦＴ液晶表示パネルと称する）
では、ａ−ＳｉＴＦＴ液晶表示装置の液晶表示パネル同
様、石英あるいはガラス基板上にｐ−ＳｉＴｒを、マト
リクス状に配置、形成する。

【００１０】さらに、ｐ−ＳｉＴｒの動作速度がａ−Ｓ
ｉＴｒよりも高速であるため、ｐ−ＳｉＴＦＴ液晶表示
パネルでは、その周辺回路も同一基板上に作り込むこと
が可能である。

【００１１】図１１は、従来のｐ−ＳｉＴＦＴ液晶表示
パネル（ＴＦＴ−ＬＣＤ）の画素部周辺の概略平面図で
ある。

【００１２】図１１において、２３０はドレイン信号
線、２４０は半導体層、２２０はゲート信号線、２６０
は画素電極、２５０は保持容量素子、２６１は開口部、
２５２は発生したドメインを示す。

【００１３】

【発明が解決しようとする課題】図１１に示すような従
来の液晶表示装置では、各画素電極２６０の周辺にはド
レイン線２３０、ゲート線２２０が配線されており、こ
れら配線と画素電極２６０との間の電界によってドメイ
ン２５２が発生し、コントラストの低下など、画質に悪
影響を及ぼしていた。この対策として、２枚の基板のう
ちいずれか一方の基板面に遮光パターンを形成し、発生
したドメイン２５２を隠す方法が用いられている。しか
し、開口部２６１の一部を遮光パターンで隠すため、開
口率が犠牲となり、表示画面が暗くなる問題があった。
特に、微小画素を有するｐ−ＳｉＴＦＴ液晶表示装置で
は、画素電極２６０周辺の配線による電界の影響が大き
く、ドメインの発生領域によって開口率が大きく左右さ
れる。

【００１４】本発明は、このような課題を解決するもの
であり、その目的の一つは、画素電極とその周辺に配置
された配線との間に生じる電界を緩和し、ドメインの発
生を防止し得る構造の液晶表示装置を提供することにあ
る。

【００１５】また、本発明の他の目的は、開口率を改善
した構造の液晶表示装置を提供することにある。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、（１）第１の基板と、第２
の基板と、上記第１の基板と上記第２の基板との間に挟
持された液晶と、上記第１の基板にマトリクス状に配置
形成され、スイッチング素子を有する複数の画素領域
と、上記画素領域毎に設けられた保持容量素子とを有
し、上記画素領域の周辺部に沿って、上記保持容量素子
を設ける構成の液晶表示装置とする。

【００１７】（２）第１の基板と、第２の基板と、上記
第１の基板と上記第２の基板との間に挟持された液晶
と、上記第１の基板にマトリクス状に配置形成され、ポ
リ・シリコン・薄膜トランジスタを有する複数の画素領
域と、上記薄膜トランジスタを駆動する駆動回路領域
と、上記画素領域毎に設けられた保持容量素子とを有
し、上記画素領域の周辺部に沿って、上記保持容量素子
を設ける構成の液晶表示装置とする。

【００１８】このように構成された液晶表示装置では、
画素電極の周辺に設けられた配線と画素電極との間に保
持容量素子を設けるために、画素電極周辺に発生する電
界が緩和される（画素電極と周辺の配線との電位差がな
くなる）ので、ドメインの発生を防止することができ
る。また、ドメインの発生を防止できるので、ドメイン
を隠すための遮光パターンが不要となるため、開口率を
改善することができる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の発
明の実施の形態を詳細に説明する。

【００２０】なお、発明の実施の形態を説明するための
全図において、同一の機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２１】図２（ａ）は、本発明が適用される液晶表
示パネルの各部の位置関係を示す概略平面図、図２
（ｂ）は図２（ａ）のＡ−Ａ’切断線における概略断面
図である。

【００２２】図２において、１１０はＴＦＴ基板、１２
０はカラーフィルタ基板、１１１は表示領域、１８２は
垂直走査回路部、１８３は水平走査回路部、１６５はシ
ール材、１２１は共通電極、１４０は液晶である。ＴＦ
Ｔ基板１１０上の表示領域１１１には薄膜トランジス
タ、画素電極等からなる画素がマトリクス状に形成され
ると共に、表示領域１１１の周辺には垂直走査回路部１
８２、水平走査回路部１８３等からなる駆動回路等が形
成される。他方、カラーフィルタ基板１２０には、カラ
ーフィルタと共通電極１２１等が形成される。ＴＦＴ基
板１１０とカラーフィルタ基板１２０とは、表示領域１
１１の周辺に設けられたにシール材１６５により貼合わ
され、液晶封入用の容器を形成する。この容器内に液晶
１４０が封入され、液晶表示パネルが形成される。

【００２３】図３は、図２に示したＴＦＴ基板１１０の
概略平面図である。

【００２４】図３において、表示領域１１１におけるＴ
ＦＴ基板１１０の液晶側の面には、該面において、例え
ば、水平方向（ｘ方向、列方向）に延在し、かつ垂直方
向（ｙ方向、行方向）に並設されるゲート信号線２２０
と、これらゲート信号線２２０と絶縁されて垂直方向に
延在し、かつ水平方向に並設されるドレイン信号線２３
０とが形成される。これら各信号線の交点近傍には、画
素領域が形成される。複数設けられる画素領域はマトリ
ックス状に配置され、表示領域１１１を形成する。なお
図３では、簡略化のため左上の一つの画素領域のみを等
価回路で示し、他は図示省略している。２１０は薄膜ト
ランジスタ、１１５は液晶容量、１１６は保持容量であ
る。薄膜トランジスタ２１０は、ゲート信号線２２０か
らの走査信号によってオン・オフされ、ドレイン信号線
２３０からの映像信号が薄膜トランジスタ２１０を介し
て画素電極に液晶駆動電圧（階調電圧）として、書き込
み・保持される。画素電極は液晶容量１１５の一方の電
極を形成し、図２に示す共通電極１２１が他方の電極を
形成する。

【００２５】１７０は外部回路と接続するための接続端
子群で、一般にＴＦＴ基板１１０の周辺端部に集められ
て形成される。垂直走査回路１８２及び水平走査回路１
８３への各種の信号は接続端子群１７０から配線層１７
１を介して伝えられる。図２に示すように、共通電極１
２１はカラーフィルタ基板１２０に設けられるため、接
続端子群１７０と共通電極１２１とを電気的に接続する
には、ＴＦＴ基板１１０とカラーフィルタ基板１２０と
の間隔をわたるように導通部材を設ける必要がある。こ
のため、コンタクト部１７７が設けられ、共通電極１２
１とコンタクト部１７７との間に、導電ペースト等が設
けられ、電気的接続が行われる。

【００２６】図１は、本発明の一実施の形態を示すｐ−
ＳｉＴＦＴ液晶表示パネルの画素部周辺の概略平面図で
ある。

【００２７】図１は、前記ＴＦＴ基板１１０の表示領域
１１１内のマトリクス状に配置された多数の画素のうち
の一つの画素部周辺の構成を示しており、図１におい
て、ゲート信号線２２０とドレイン信号線２３０とで囲
まれた領域が一画素領域を構成する。

【００２８】図１において、まずＴＦＴ基板１１０の主
表面にポリ・シリコンからなる半導体層２４０が形成さ
れている。この半導体層２４０は、薄膜トランジスタ
（図３の符号２１０参照）の形成領域および保持容量素
子２５０の形成領域に形成されている。

【００２９】このポリ・シリコンからなる半導体層２４
０は、その表面が熱処理されてシリコン酸化膜が形成さ
れており、このシリコン酸化膜は、薄膜トランジスタの
形成領域においてはゲート酸化膜として、また、保持容
量素子２５０の形成領域においては誘電体膜としてそれ
ぞれ機能するようになっている。この保持容量素子２５
０は、薄膜トランジスタがオフした後の映像信号を長く
蓄積する等の機能をもたせるものであるが、本実施の形
態では、画素領域（あるいは画素開口部）を囲むよう
に、すなわち、画素領域の周辺部に沿って、この保持容
量素子２５０を形成し、画素電極２６０と該画素電極周
辺に配置されたゲート信号線２２０またはドレイン信号
線２３０等の配線との間で発生する電界を緩和すること
にも用いられている。

【００３０】保持容量素子２５０の形成領域におけるポ
リ・シリコンからなる半導体層２４０は、例えばｎ型の
不純物が前記シリコン酸化膜を通してドープされること
により保持容量素子２５０の一方の電極を形成する。

【００３１】また、図中水平方向に延在するゲート信号
線２２０に平行して、保持容量配線２５１が形成されて
おり、画素電極２６０周辺では前記半導体層２４０と同
じように、画素領域の周辺部に沿って形成され、保持容
量素子２５０の一方の電極を形成する。

【００３２】なお、半導体層２４０は薄膜トランジスタ
の形成領域では、ゲート信号線２２０の両脇から突出し
た部分において、ｎ型の不純物がドープされ、導電性を
有することとなり、この部分においてソース電極２３１
およびドレイン電極２３２が形成される。またゲート信
号線２２０の下層の部分では、前記ｎ型の不純物のドー
プに対してゲート信号線２２０がマスクの役目をはた
す。

【００３３】さらに、ＴＦＴ基板１１０には垂直方向に
延在するドレイン信号線２３０が水平方向に並設されて
形成されている。このドレイン信号線２３０は、例えば
アルミニウムからなり、薄膜トランジスタのドレイン電
極２３２とコンタクト孔２３３を介して接続されてい
る。

【００３４】次に、図１に画素部を示したＴＦＴ基板の
製造方法を、液晶駆動回路内のコンプリメンタリＭＯＳ
の製造方法とともに、図４から図７を用いて以下ステッ
プ毎に説明する。なお、同各図において、図中左側は各
画素における薄膜トランジスタＴＦＴの形成領域（図１
のＶ−Ｖ切断線における断面に相当する）を、また、図
中右側は表示領域以外の領域に形成されたコンプリメン
タリＭＯＳ型トランジスタの形成領域を示している。ま
た、製造工程内での画素部周辺の平面図を図８から図１
０に示す。

【００３５】ステップ１．（図４（ａ）） 主表面が充分に洗浄されたガラス基板５００を用意す
る。

【００３６】ステップ２．（図４（ｂ）） ガラス基板５００の主表面の全域に例えばデポジション
法によって、図１の半導体層２４０を形成するためのポ
リ・シリコン（ｐｏｌｙ−Ｓｉ）層５０１を形成する。

【００３７】ステップ３．（図４（ｃ）、図８） 該ポリ・シリコン層５０１を選択エッチングする。この
選択エッチングにより、該ポリ・シリコン層５０１は、
表示領域における薄膜トランジスタ２１０（図３）およ
び保持容量素子２５０の形成領域、表示領域以外の領域
におけるスイッチング素子（特にコンプリメンタリＭＯ
Ｓトランジスタ）の形成領域に残存させるようにする。
なお、図８に本ステップ終了後の該ポリ・シリコン層５
０１（すなわち、図１の半導体層２４０）の平面図を示
す。

【００３８】ステップ４．（図４（ｄ）） 残存されたポリ・シリコン層５０１の表面に熱酸化処理
を施すことにより、シリコン酸化膜５０２を形成する。
このシリコン酸化膜５０２は、後に形成される薄膜トラ
ンジスタ２１０等のゲート酸化膜となるものである。

【００３９】ステップ５．（図４（ｅ）） このように加工された主表面の全域にフォトレジスト膜
５０３を塗布し、その選択除去により前記保持容量素子
２５０の形成領域を露呈させる。

【００４０】その後、イオン打ち込み方法を用いて高濃
度のｐ型不純物をドープして、該保持容量素子２５０の
形成領域におけるポリ・シリコン層５０１を導電化させ
る。この導電化されたポリ・シリコン層５０１の部分
は、後に形成される保持容量素子２５０の一方の電極と
なるものである。

【００４１】ステップ６．（図５（ａ）） 残存されている前記フォトレジスト膜５０３を除去し、
リン（ｐ）がドープされたポリ・シリコン層５０４を例
えばデポジション法を用いて全域に形成する。

【００４２】ステップ７．（図５（ｂ）、図９） 前記ポリ・シリコン層５０４を選択エッチングし、これ
により薄膜トランジスタ２１０（図３）およびコンプリ
メンタリＭＯＳ型トランジスタの各ゲート配線２２０
（図１）や、ゲート電極を形成するとともに、保持容量
配線２５１や、保持容量素子２５０の他方の電極を形成
する。なお、図９に本ステップ終了後の平面図を示す
（ポリ・シリコン層５０１、ポリ・シリコン層５０４、ゲ
ート配線２２０）。

【００４３】ステップ８．（図５（ｃ）） そして、残存されているポリ・シリコン層５０４をマス
クとしてポリ・シリコン層５０４から露呈されている前
記シリコン酸化膜５０２をエッチングする。

【００４４】前記シリコン酸化膜５０２のエッチングに
より露呈されたポリ・シリコン層５０１、およびゲート
電極等として形成されているポリ・シリコン層５０４を
軽く熱酸化することにより、それらの表面にシリコン酸
化膜５０５を形成する。

【００４５】ステップ９．（図５（ｄ）） コンプリメンタリＭＯＳ型トランジスタのうち、ｐ型Ｍ
ＯＳトランジスタ２７０の全域を覆ってフォトレジスト
膜５０６を形成する、また、ｎ型のＭＯＳ型トランジス
タ２８０は露呈させる。なお、該ｐ型ＭＯＳ型トランジ
スタは、薄膜トランジスタ２１０と異なる導電型を有す
るトランジスタである。

【００４６】その後、このように加工された表面の全域
に高濃度のｎ型不純物をイオン打ち込み方法を用いて高
濃度のｎ型不純物をドープする。

【００４７】ステップ１０．（図６（ａ）） 残存されているフォトレジスト膜５０６（図５（ｄ））
を除去し、さらに新たなフォレジスト膜５０７を全域に
形成した後、このフォトレジスト膜５０７を選択除去す
る。この選択除去によって、コンプリメンタリＭＯＳ型
トランジスタのうち、ｐ型ＭＯＳ型トランジスタ２７０
のみを露呈させる。

【００４８】その後、フッ化ボロン（ＢＦ₂）からなる
ｐ型不純物をイオン打ち込み方法によりドープし、これ
により該ＭＯＳトランジスタのソース電極２７１および
ドレイン電極２７２を形成する。

【００４９】ステップ１１．（図６（ｂ）） 残存しているフォトレジスト膜５０７を除去し、例えば
気相成長法によってシリコン酸化膜およびリンシリケー
トガラス膜を順次形成して、２層構造の絶縁膜５０８を
形成する。

【００５０】ステップ１２．（図６（ｃ）） 絶縁膜５０８を選択エッチングする。この選択エッチン
グは、薄膜トランジスタ２１０のドレイン領域の一部、
コンプリメンタリＭＯＳ型トランジスタのそれぞれのト
ランジスタのソース、ドレイン領域の各一部を露呈させ
るめのコンタクト孔２３３、ＣＨを形成するためになさ
れる。

【００５１】ステップ１３．（図６（ｄ）） コンタクト孔２３３、ＣＨの形成部分を含んで絶縁膜５
０８の全域にアルミニウム膜５０９を形成する。

【００５２】ステップ１４．（図７（ａ）、図１０） アルミニウム膜５０９を選択エッチングし、この選択エ
ッチングにより前記コンタクト孔２３３において接続部
を有する配線層（ドレイン信号線２３０）が形成され
る。なお、図１０に本ステップ終了後の平面図を示す。

【００５３】ステップ１５．（図７（ｂ）） このように配線層が形成された表面の全域に、シリコン
酸化膜からなる絶縁膜５１０を形成する。

【００５４】その後、画素領域およびその周辺に相当す
る領域部の絶縁膜５１０を選択エッチングによって除去
する。

【００５５】ステップ１６．（図７（ｃ）） 画素領域となる部分に相当する一層目の絶縁膜５０８を
選択エッチングし、この絶縁膜の下層に位置づけられる
ポリ・シリコン層５０１を露呈させる。

【００５６】ステップ１７．（図７（ｄ）） このように加工された表面全域に透明導電膜を形成し、
この透明導電膜を選択エッチングすることにより前記画
素領域およびその周辺における透明導電膜を残存させ、
これを画素電極２６０とする。

【００５７】以上、本発明を発明の実施の形態に基づき
具体的に説明したが、本発明は、前記発明の実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更し得ることは言うまでもない。例えば、本発
明は、ポリ・シリコン・トランジスタを使用するＴＦＴ
方式のアクティブマトリクス型液晶表示装置に適用して
最も効果が大きいが、アモルファス・シリコン・トラン
ジスタを使用するＴＦＴ方式のアクティブマトリクス型
液晶表示装置にも適用可能である。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】（１）画素電極と画素電極周辺に配置され
た配線との間に発生する電界を緩和し、ドメインの発生
を防止する。

【００６０】（２）ドメインを隠すための遮光パターン
を設ける必要がなく、開口率が向上する。また、遮光パ
ターンとＴＦＴパターンとの合わせ不良が無くなる。

【００６１】（３）ドメインの発生の防止に、従来から
存在した保持容量電極を用いており、既存の製造プロセ
ス用いることができる。

【００６２】（４）画素領域の周辺部に沿って、保持容
量電極を階段状に形成することで、画素部周辺で急激な
段差が生じない構成とし、段差があることで発生する配
向不良を減少することができ、ドメインの発生を防止で
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すｐ−ＳｉＴＦＴ液
晶表示パネルの画素部周辺の概略平面図である。

【図２】（ａ）は本発明が適用される液晶表示パネルの
各部の位置関係を示す概略平面図、（ｂ）は（ａ）のＡ
−Ａ’切断線における概略断面図である。

【図３】図２に示したＴＦＴ基板の概略平面図である。

【図４】図１に示したＴＦＴ基板の製造方法を示す工程
断面図である。

【図５】図１に示したＴＦＴ基板の製造方法を示す工程
断面図である。

【図６】図１に示したＴＦＴ基板の製造方法を示す工程
断面図である。

【図７】図１に示したＴＦＴ基板の製造方法を示す工程
断面図である。

【図８】図４（ｃ）に示した工程における画素部周辺の
工程平面図である。

【図９】図５（ｂ）に示した工程における画素部周辺の
工程平面図である。

【図１０】図７（ａ）に示した工程における画素部周辺
の工程平面図である。

【図１１】従来のｐ−ＳｉＴＦＴ液晶表示パネルの画素
部周辺の概略平面図である。

【符号の説明】

２２０…ゲート信号線、２３０…ドレイン信号線、２３
１…ソース電極、２３２…ドレイン電極、２３３…コン
タクト孔、２４０…ポリ・シリコンからなる半導体層、
２５０…保持容量素子、２５１…保持容量配線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の基板と、第２の基板と、上記第１の
   基板と上記第２の基板との間に挟持された液晶と、上記
   第１の基板にマトリクス状に配置形成され、スイッチン
   グ素子を有する複数の画素領域と、上記画素領域毎に設
   けられた保持容量素子とを有し、 上記画素領域の周辺部に沿って、上記保持容量素子を設
   けたことを特徴とする液晶表示装置。
2. 【請求項２】第１の基板と、第２の基板と、上記第１の
   基板と上記第２の基板との間に挟持された液晶と、上記
   第１の基板にマトリクス状に配置形成され、ポリ・シリ
   コン・薄膜トランジスタを有する複数の画素領域と、上
   記薄膜トランジスタを駆動する駆動回路領域と、上記画
   素領域毎に設けられた保持容量素子とを有し、 上記画素領域の周辺部に沿って、上記保持容量素子を設
   けたことを特徴とする液晶表示装置。