JP3678437B2 - 液晶表示装置の製造方法および液晶表示装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、液晶表示基板の製造方法に係り、いわゆるアクティブ・マトリックス方式と称され、各画素に対応して薄膜スイッチング素子（ＴＦＴ）を備えた液晶表示基板の製造方法に関する。
【０００２】
【従来の技術】
上述した薄膜スイッチング素子を備える液晶表示基板は、マトリックス状に配置された各画素のうち、所定の列方向に配列された各画素に対応する薄膜スイッチング素子を全てオンするとともに、このオンされた薄膜スイッチング素子を介して各画素に映像信号に対応する電圧を印加するようになっている。
【０００３】
そして、薄膜スイッチング素子は、透明基板面に形成された島状のたとえばポリＳｉからなる半導体層を覆うようにして絶縁膜を形成し、さらに、この絶縁膜上に前記半導体層を分断するようにゲート電極を形成し、該ゲート電極をマスクとした不純物のイオン打ち込みでソースおよびドレインの各領域を形成する（セルフ・アライメント）ことによって得られるＭＯＳ型トランジスタを構成している。
【０００４】
この場合、列方向に配列された各薄膜スイッチング素子のゲート電極は共通接続されて走査信号線を構成し、行方向に配列された各薄膜スイッチング素子のドレイン電極は共通接続されて映像信号線を構成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、このように構成された液晶表示基板において、その薄膜スイッチング素子は、上述したようにゲート電極をマスクとした不純物イオン打ち込みによってソースおよびドレインの各領域を形成していることから、ゲート電極のチャンネル長に対応する端辺の直下に前記各領域の端辺が位置づけられて形成されてしまうことになる。
【０００６】
このため、薄膜スイッチング素子をオンからオフにした段階で、画素電極側に充電された電荷がソースに対して負電位となったゲート電極を介してドレイン側になだれ現象を起こしてしまうことになる（Drain induced Break down）。
【０００７】
この弊害を除くためにはゲート電極に対してソースあるいはドレインの各領域をオフセット構造にすることが考えられるが、製造工数を増大させてしまうという問題が残されることになる。
【０００８】
それ故、本発明はこのような事情に基づいてなされたものであり、その目的とするところのものは、従来の製造工数を全く増大することなく、表示領域内に形成されている薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できる液晶表示基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明は、基本的には、一方の透明基板の面に表示領域とそれ以外の領域を有し、前記表示領域にはその各画素に対応したＭＯＳ型トランジスタ（薄膜トランジスタ素子：以下、この明細書において表示領域内のみに形成されているトランジスタを薄膜トランジスタと称する）が形成されているとともに液晶を介して他方の透明基板が対向配置され、前記表示領域以外の領域にはコンプリメンタリＭＯＳ型トランジスタを含む回路が形成されている液晶表示基板において、前記表示領域の薄膜トランジスタ素子のソースおよびドレインの各領域をそのゲート電極をマスクとして不純物の打ち込みで形成する際に、前記表示領域以外の領域のコンプリメンタリＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタを覆って形成するマスクと同一かつ同工程で少なくとも前記ゲート電極のチャンネル長に対応する辺部を覆ってマスクを形成した後に、前記不純物の打ち込みで前記ソースおよびドレインの各領域を形成することを特徴とするものである。
【００１０】
【作用】
このように構成した液晶表示基板の製造方法によれば、ゲート電極のチャンネル長に対応する辺部を覆ってマスクを形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースおよびドレインの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００１１】
そして、前記マスクは表示領域以外の領域において形成過程にあるコンプリメンタルＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタ（薄膜トランジスタと異なる導電型のトランジスタ）を覆わなければならないマスクと同一のものを同工程でそのまま適用させることから製造工程の増大を伴うことがなくなる。
【００１２】
【実施例】
以下、本発明が適用される液晶表示基板の一実施例を図６ないし図８を用いて説明する。
【００１３】
まず、図６において、図６（ａ）には液晶表示基板１００の平面図を示している。この液晶表示基板１００はその周辺部を除く中央部が表示領域（PIXEL AREA）となっている。この表示領域は下ガラス基板に液晶を介して上ガラス基板が対向して配置された領域で、マトリックス状に配置された画素（PIXEL）を構成するようになっている。
【００１４】
そして、この表示領域の図中左右両側の下ガラス基板面には垂直走査回路Ｖが形成されている。
【００１５】
この垂直走査回路Ｖは、図６（ｂ）に示すように、多数のインバータ回路を含む回路から構成され、また、これらインバータ回路は図示していないがコンプリメンタリＭＯＳ型トランジスタから構成されている。
【００１６】
この垂直走査回路Ｖの各出力はゲート信号線ＧＬを介して表示領域（PIXEL AREA）内に送出されるようになっている。このゲート信号線ＧＬは該表示領域内の下ガラス基板面に列（Ｘ）方向に延在しかつ行（Ｙ）方向に並設される複数の信号線からなっている。
【００１７】
また図中、表示領域（PIXEL AREA）の下側の表示領域外の下ガラス基板には映像信号駆動回路Ｈが形成されている。
【００１８】
この映像信号駆動回路Ｈは、図７（ａ）に示すように、多数のインバータ回路を含む回路から構成され、また、これらインバータ回路は図示していないがコンプリメンタリＭＯＳ型トランジスタから構成されている。なお、図７（ａ）に示す液晶表示基板は図６（ａ）に示すそれと同じものである。
【００１９】
この映像信号駆動回路Ｈの各出力はドレイン信号線ＤＬを介して表示領域（PIXEL AREA）内に送出されるようになっている。このドレイン信号線ＤＬは該表示領域内の下ガラス基板面に行（Ｙ）方向に延在しかつ列（Ｘ）方向に並設される複数の信号線からなっている。
【００２０】
図８（ａ）は、前記表示領域（PIXEL AREA）内の構成の一部を示したものである。他の部分においても同様のパターンで構成されたものとなっている。
【００２１】
同図において、互いに直交して並設されるゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる各領域が画素領域となり、この画素領域にはたとえばＩＴＯ（Indium-Tin-Oxide）からなる画素電極ＣＬｃが形成されている。そして、この画素電極ＣＬｃの近傍には薄膜トランジスタ素子（ＴＦＴ）が形成され、この薄膜トランジスタ素子（ＴＦＴ）を介して該画素電極ＣＬｃはドレイン信号線ＤＬに接続されている。
【００２２】
薄膜トランジスタ素子（ＴＦＴ）のゲート電極は前記ゲート信号線ＧＬの一部を用いて形成されている。
【００２３】
これにより、ゲート信号線ＧＬに信号が入力されると、薄膜トランジスタ素子（ＴＦＴ）がオン状態になり、この薄膜トランジスタ素子（ＴＦＴ）を介してドレイン信号線ＤＬから映像信号に対応する電圧が画素電極ＣＬｃに印加されることになる。
【００２４】
画素電極ＣＬｃは液晶を介して図示しない共通電極（上ガラス基板側に形成されている）との間に電界を構成し、この電界によって該液晶の透光度合いを変化させるようになっている。
【００２５】
なお、この画素電極ＣＬｃは、その近傍に形成された保持容量素子（Ｃｓｔ）に接続されている。この保持容量素子（Ｃｓｔ）は、たとえば、薄膜トランジスタ（ＴＦＴ）がオフ状態となった後の映像信号を長く蓄積させる等の目的で形成されたものである。
【００２６】
図８の実施例では保持容量素子Ｃｓｔが画素電極ＣＬｃに接続されない側の電極を介して容量線に接続され、たとえば共通電極と同等の電圧が印加される。
【００２７】
図８（ｂ）は同図（ａ）の等価回路を示すものである。
【００２８】
次に、このような構成からなる表示基板の製造方法の一実施例を図１ないし図４を用いてステップ毎に説明する。なお、各図において、図中左側は表示領域内に形成される薄膜トランジスタ素子（ＴＦＴ）の形成領域を、また、図中右側は表示領域以外の領域内に形成されるコンプリメンタリＭＯＳ型トランジスタの形成領域を示している。また、前記薄膜トランジスタ素子（ＴＦＴ）の製造方法は、図８のＩ−Ｉ線における断面図に基づいて説明する。
また、図２から図４では薄膜トランジスタ（ＴＦＴ）の製造方法に加えて、保持容量素子（Ｃｓｔ）の製造方法についても示している。ただし、図が複雑になることを避けるために、薄膜トランジスタ（ＴＦＴ）と保持容量素子（Ｃｓｔ）の位置関係は実際のものとは異なり模式的に記載してある。
【００２９】
ステップ１．（図１（ａ））
主表面が充分に洗浄されたガラス基板を用意する。
【００３０】
ステップ２．（図１（ｂ））
ガラス基板の主表面の全域にたとえばディポジション法によってポリシリコン（poly-Si）層２を形成する。
【００３１】
ステップ３．（図１（ｃ））
該ポリシリコン層２を選択エッチングする。この選択エッチングにより、該ポリシリコン層２は表示領域における薄膜トランジスタ（ＴＦＴ）および保持容量素子（Ｃｓｔ）の形成領域に、表示領域以外の領域におけるスイッチング素子（特に、コンプリメンタリＭＯＳトランジスタ）の形成領域に残存させるようにする。
【００３２】
ステップ４．（図１（ｄ））
残存されたポリシリコン層２の表面に熱酸化処理を施すことにより、シリコン酸化膜３を形成する。このシリコン酸化膜３は後に形成される薄膜トランジスタ（ＴＦＴ）等のゲート酸化膜となるものである。
【００３３】
ステップ５．（図１（ｅ））
このように加工された主表面の全域にフォトレジスト膜４を塗布し、その選択除去により前記保持容量素子（Ｃｓｔ）の形成領域を露呈させる。
【００３４】
その後、イオン打ち込み方法を用いて高濃度のＮ型不純物をドープして、該保持容量（Ｃｓｔ）の形成領域におけるポリシリコン層２を導電化させる。この導電化されたポリシリコン層２は後に形成される保持容量素子（Ｃｓｔ）の一方の電極となるものである。
【００３５】
ステップ６．（図２（ａ））
残存されている前記フォトレジスト膜４を除去し、リン（Ｐ）処理されたポリシリコン（poly-Si）層５をたとえばディポジション方法を用いて全域に形成する。
【００３６】
ステップ７．（図２（ｂ））
前記ポリシリコン（Poly-Si）層５を選択エッチングし、これにより薄膜トランジスタ（ＴＦＴ）、コンプリメンタリＭＯＳ型トランジスタの各ゲート電極を形成するとともに、保持容量素子（Ｃｓｔ）を形成する。
【００３７】
ステップ８．（図２（ｃ））
そして、残存されているポリシリコン（poly-Si）層５をマスクとして、このポリシリコン（poly-Si）層５から露呈されている前記シリコン酸化膜３をエッチングする。
【００３８】
前記シリコン酸化膜３のエッチングにより露呈されたポリシリコン（poly-Si）層２、およびゲート電極等として形成されているポリシリコン（poly-Si）５層を軽く熱酸化することにより、それらの表面にシリコン酸化膜を形成する。
【００３９】
ステップ９．（図２（ｄ））
コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタの全域を覆ってフォトレジスト７を形成する。なお、該Ｐ型のＭＯＳ型トランジスタは薄膜トランジスタ素子（ＴＦＴ）と異なる導電型を有するトランジスタである。
【００４０】
ここで、この実施例では、特に、同工程で薄膜トランジスタ（ＴＦＴ）のゲート電極を覆ってフォトレジスト７Ａを形成する。
【００４１】
すなわち、全域に形成したフォトレジスト７を選択除去する際に、コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタの上面に形成されているフォトレジスト、および薄膜トランジスタ（ＴＦＴ）のゲート電極の上面に形成されているフォトレジスト（符号７Ａで示す）を残存させて他のフォトレジストを除去する。
【００４２】
この場合、薄膜トランジスタ素子（ＴＦＴ）側に残存させるフォトレジスト７Ａは少なくともゲート電極のチャンネル長方向の辺の側壁を覆うように形成することが必須となる。
【００４３】
その後、このように加工された表面の全域に高濃度のＮ型不純物をイオン打ち込み方法を用いて高濃度のＮ型不純物をドープする。
【００４４】
これにより、薄膜トランジスタ（ＴＦＴ）のソースＳ、ドレインＤの各領域、およびコンプリメンタリＭＯＳ型トランジスタのうちＮ型のＭＯＳ型トランジスタのソースＳ、ドレインＤの各領域が形成されるようになる。
【００４５】
ここで、薄膜トランジスタ素子（ＴＦＴ）のソースＳ、ドレインＤの各領域は、図５に詳細に示すように、ゲート電極のチャンネル長方向の辺の直下からｌの距離を隔ててソースＳおよびドレインＤの領域の端辺が位置づけられることになる。
【００４６】
これにより、ソースＳおよびドレインＤの各領域はゲート電極（符号５で示す）に対してオフセットされた構造で形成されることになる。
【００４７】
ステップ１０．（図３（ａ））
残存されているフォトレジスト７を除去し、さらに新たなフォトレシジスト８を全域に形成した後にこのフォトレジスト８を選択除去する。この選択除去によって、コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタのみを露呈させる。
【００４８】
その後、フッ化ボロン（ＢＦ2）からなるＰ型不純物をイオン打ち込み方法によりドープし、これにより該ＭＯＳ型トランジスタのソースＳ、ドレインＤの各領域を形成する。
【００４９】
ステップ１１．（図３（ｂ））
残存しているフォトレジスト８を除去し、たとえば気相成長法によってシリコン酸化膜およびリンシリケートガラスを順次形成して、２層構造の絶縁膜９を形成する。
【００５０】
ステップ１２．（図３（ｃ））
絶縁膜９を選択エッチングする。この選択エッチングは、薄膜トランジスタ（ＴＦＴ）のドレイン領域の一部、コンプリメンタリＭＯＳ型トランジスタのそれぞれのトランジスタのソース、ドレイン領域の各一部を露呈させるためのコンタクトホールＣＨを形成するためになされる。
【００５１】
ステップ１３．（図３（ｄ））
コンタクトホールＣＨの形成部分を含んで絶縁膜９の全域にアルミニゥム膜１０を形成する。
【００５２】
ステップ１４．（図４（ａ））
アルミニュム膜１０を選択エッチングし、この選択エッチングにより前記コンタクトホールＣＨにおいて接続部を有する配線層が形成される。
【００５３】
ステップ１５．（図４（ｂ））
このように配線層が形成された表面の全域にシリコン酸化膜からなる絶縁膜１１を形成する。
【００５４】
その後、画素領域およびその周辺に相当する領域部の絶縁膜１１選択エッチングによって除去する。
【００５５】
ステップ１６．（図４（ｃ））
画素領域となる部分に相当する一層目の絶縁膜９を選択エッチングし、この絶縁膜の下層に位置づけられるポリシリコン（poly-Si）層２を露呈させる。
【００５６】
ステップ１７．（図４（ｄ））
このように加工された表面全域にＩＴＯからなる透明導電膜を形成し、この透明導電膜を選択エッチングすることにより前記画素領域およびその周辺における透明導電膜を残存させ、これを画素電極１２とする。
【００５７】
このような実施例に示すような液晶表示基板の製造方法によれば、ゲート電極の少なくともチャンネル長に対応する辺部を覆ってマスク（図２（ｄ）の符号７Ａに相当する）を形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースＳおよびドレインＤの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子（ＴＦＴ）のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００５８】
図９（ａ）はこのようにして形成されたＮ型薄膜トランジスタ素子の特性を従来のものと比較して示したものであり、図中点線は従来の特性、実線は本実施例による特性を示したものである。
【００５９】
同図から明らかなように、ゲート電位が負の場合にドレイン電流が流れていないことが判明する。
【００６０】
なお、図９（ｂ）はＰ型の薄膜トランジスタ素子（ＴＦＴ）を形成する場合においても同様な効果を奏することを示したものである。
【００６１】
以上示したことから明らかなように、本実施例による液晶表示基板の製造方法によれば、ゲート電極の少なくともチャンネル長に対応する辺部を覆ってマスクを形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースおよびドレインの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００６２】
そして、前記マスクは表示領域以外の領域において形成過程にあるコンプリメンタリＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタ（薄膜トランジスタと異なる導電型のトランジスタ）を覆わなければならないマスクと同一のものを同工程でそのまま適用させることから製造工程の増大を伴うことがなくなる。
【００６３】
なお、上述した液晶表示基板は図８に示したように薄膜トランジスタ素子が一画素に対して一個のものについて説明したものであるが、これに限らず、図１０に示すように二個備えたものにあっても適用できることはいうまでもない。
【００６４】
また、図１０に示す実施例によれば、画素電極ＣＬｃに接続される保持容量素子Ｃａｄｄの画素電極ＣＬｃに接続されない側の電極を介して隣の画素のゲート信号線に接続されるので、図８に示す実施例と異なって、容量線が不要となる。従って、図１０の実施例では、容量線がなくなった分、開口率が広がり、製造工程が簡略化される等の効果を有する。
【００６５】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示基板の製造方法によれば、従来の製造工数を全く増大することなく、表示領域内に形成されている薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【図面の簡単な説明】
【図１】（ａ）ないし（ｅ）は、本発明による液晶表示基板の製造方法の一実施例を示す第一図である。
【図２】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第二図である。
【図３】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第三図である。
【図４】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第四図である。
【図５】本発明による液晶表示基板の製造方法の詳細を示す説明図である。
【図６】本発明が適用される液晶表示基板の表示領域外に形成される回路を示した図である。
【図７】本発明が適用される液晶表示基板の表示領域外に形成される回路を示した図である。
【図８】本発明が適用される液晶表示基板の表示領域内に形成される回路を示した図である。
【図９】本発明による液晶表示基板の製造方法の効果を示す説明図である。
【図１０】本発明による液晶表示基板の製造方法の他の実施例を示す説明図である。
【符号の説明】
ＴＦＴ 薄膜トランジスタ素子
７、７Ａ フォトレジスト
Ｓ ソース領域
Ｄ ドレイン領域
【産業上の利用分野】
本発明は、液晶表示基板の製造方法に係り、いわゆるアクティブ・マトリックス方式と称され、各画素に対応して薄膜スイッチング素子（ＴＦＴ）を備えた液晶表示基板の製造方法に関する。
【０００２】
【従来の技術】
上述した薄膜スイッチング素子を備える液晶表示基板は、マトリックス状に配置された各画素のうち、所定の列方向に配列された各画素に対応する薄膜スイッチング素子を全てオンするとともに、このオンされた薄膜スイッチング素子を介して各画素に映像信号に対応する電圧を印加するようになっている。
【０００３】
そして、薄膜スイッチング素子は、透明基板面に形成された島状のたとえばポリＳｉからなる半導体層を覆うようにして絶縁膜を形成し、さらに、この絶縁膜上に前記半導体層を分断するようにゲート電極を形成し、該ゲート電極をマスクとした不純物のイオン打ち込みでソースおよびドレインの各領域を形成する（セルフ・アライメント）ことによって得られるＭＯＳ型トランジスタを構成している。
【０００４】
この場合、列方向に配列された各薄膜スイッチング素子のゲート電極は共通接続されて走査信号線を構成し、行方向に配列された各薄膜スイッチング素子のドレイン電極は共通接続されて映像信号線を構成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、このように構成された液晶表示基板において、その薄膜スイッチング素子は、上述したようにゲート電極をマスクとした不純物イオン打ち込みによってソースおよびドレインの各領域を形成していることから、ゲート電極のチャンネル長に対応する端辺の直下に前記各領域の端辺が位置づけられて形成されてしまうことになる。
【０００６】
このため、薄膜スイッチング素子をオンからオフにした段階で、画素電極側に充電された電荷がソースに対して負電位となったゲート電極を介してドレイン側になだれ現象を起こしてしまうことになる（Drain induced Break down）。
【０００７】
この弊害を除くためにはゲート電極に対してソースあるいはドレインの各領域をオフセット構造にすることが考えられるが、製造工数を増大させてしまうという問題が残されることになる。
【０００８】
それ故、本発明はこのような事情に基づいてなされたものであり、その目的とするところのものは、従来の製造工数を全く増大することなく、表示領域内に形成されている薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できる液晶表示基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明は、基本的には、一方の透明基板の面に表示領域とそれ以外の領域を有し、前記表示領域にはその各画素に対応したＭＯＳ型トランジスタ（薄膜トランジスタ素子：以下、この明細書において表示領域内のみに形成されているトランジスタを薄膜トランジスタと称する）が形成されているとともに液晶を介して他方の透明基板が対向配置され、前記表示領域以外の領域にはコンプリメンタリＭＯＳ型トランジスタを含む回路が形成されている液晶表示基板において、前記表示領域の薄膜トランジスタ素子のソースおよびドレインの各領域をそのゲート電極をマスクとして不純物の打ち込みで形成する際に、前記表示領域以外の領域のコンプリメンタリＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタを覆って形成するマスクと同一かつ同工程で少なくとも前記ゲート電極のチャンネル長に対応する辺部を覆ってマスクを形成した後に、前記不純物の打ち込みで前記ソースおよびドレインの各領域を形成することを特徴とするものである。
【００１０】
【作用】
このように構成した液晶表示基板の製造方法によれば、ゲート電極のチャンネル長に対応する辺部を覆ってマスクを形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースおよびドレインの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００１１】
そして、前記マスクは表示領域以外の領域において形成過程にあるコンプリメンタルＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタ（薄膜トランジスタと異なる導電型のトランジスタ）を覆わなければならないマスクと同一のものを同工程でそのまま適用させることから製造工程の増大を伴うことがなくなる。
【００１２】
【実施例】
以下、本発明が適用される液晶表示基板の一実施例を図６ないし図８を用いて説明する。
【００１３】
まず、図６において、図６（ａ）には液晶表示基板１００の平面図を示している。この液晶表示基板１００はその周辺部を除く中央部が表示領域（PIXEL AREA）となっている。この表示領域は下ガラス基板に液晶を介して上ガラス基板が対向して配置された領域で、マトリックス状に配置された画素（PIXEL）を構成するようになっている。
【００１４】
そして、この表示領域の図中左右両側の下ガラス基板面には垂直走査回路Ｖが形成されている。
【００１５】
この垂直走査回路Ｖは、図６（ｂ）に示すように、多数のインバータ回路を含む回路から構成され、また、これらインバータ回路は図示していないがコンプリメンタリＭＯＳ型トランジスタから構成されている。
【００１６】
この垂直走査回路Ｖの各出力はゲート信号線ＧＬを介して表示領域（PIXEL AREA）内に送出されるようになっている。このゲート信号線ＧＬは該表示領域内の下ガラス基板面に列（Ｘ）方向に延在しかつ行（Ｙ）方向に並設される複数の信号線からなっている。
【００１７】
また図中、表示領域（PIXEL AREA）の下側の表示領域外の下ガラス基板には映像信号駆動回路Ｈが形成されている。
【００１８】
この映像信号駆動回路Ｈは、図７（ａ）に示すように、多数のインバータ回路を含む回路から構成され、また、これらインバータ回路は図示していないがコンプリメンタリＭＯＳ型トランジスタから構成されている。なお、図７（ａ）に示す液晶表示基板は図６（ａ）に示すそれと同じものである。
【００１９】
この映像信号駆動回路Ｈの各出力はドレイン信号線ＤＬを介して表示領域（PIXEL AREA）内に送出されるようになっている。このドレイン信号線ＤＬは該表示領域内の下ガラス基板面に行（Ｙ）方向に延在しかつ列（Ｘ）方向に並設される複数の信号線からなっている。
【００２０】
図８（ａ）は、前記表示領域（PIXEL AREA）内の構成の一部を示したものである。他の部分においても同様のパターンで構成されたものとなっている。
【００２１】
同図において、互いに直交して並設されるゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる各領域が画素領域となり、この画素領域にはたとえばＩＴＯ（Indium-Tin-Oxide）からなる画素電極ＣＬｃが形成されている。そして、この画素電極ＣＬｃの近傍には薄膜トランジスタ素子（ＴＦＴ）が形成され、この薄膜トランジスタ素子（ＴＦＴ）を介して該画素電極ＣＬｃはドレイン信号線ＤＬに接続されている。
【００２２】
薄膜トランジスタ素子（ＴＦＴ）のゲート電極は前記ゲート信号線ＧＬの一部を用いて形成されている。
【００２３】
これにより、ゲート信号線ＧＬに信号が入力されると、薄膜トランジスタ素子（ＴＦＴ）がオン状態になり、この薄膜トランジスタ素子（ＴＦＴ）を介してドレイン信号線ＤＬから映像信号に対応する電圧が画素電極ＣＬｃに印加されることになる。
【００２４】
画素電極ＣＬｃは液晶を介して図示しない共通電極（上ガラス基板側に形成されている）との間に電界を構成し、この電界によって該液晶の透光度合いを変化させるようになっている。
【００２５】
なお、この画素電極ＣＬｃは、その近傍に形成された保持容量素子（Ｃｓｔ）に接続されている。この保持容量素子（Ｃｓｔ）は、たとえば、薄膜トランジスタ（ＴＦＴ）がオフ状態となった後の映像信号を長く蓄積させる等の目的で形成されたものである。
【００２６】
図８の実施例では保持容量素子Ｃｓｔが画素電極ＣＬｃに接続されない側の電極を介して容量線に接続され、たとえば共通電極と同等の電圧が印加される。
【００２７】
図８（ｂ）は同図（ａ）の等価回路を示すものである。
【００２８】
次に、このような構成からなる表示基板の製造方法の一実施例を図１ないし図４を用いてステップ毎に説明する。なお、各図において、図中左側は表示領域内に形成される薄膜トランジスタ素子（ＴＦＴ）の形成領域を、また、図中右側は表示領域以外の領域内に形成されるコンプリメンタリＭＯＳ型トランジスタの形成領域を示している。また、前記薄膜トランジスタ素子（ＴＦＴ）の製造方法は、図８のＩ−Ｉ線における断面図に基づいて説明する。
また、図２から図４では薄膜トランジスタ（ＴＦＴ）の製造方法に加えて、保持容量素子（Ｃｓｔ）の製造方法についても示している。ただし、図が複雑になることを避けるために、薄膜トランジスタ（ＴＦＴ）と保持容量素子（Ｃｓｔ）の位置関係は実際のものとは異なり模式的に記載してある。
【００２９】
ステップ１．（図１（ａ））
主表面が充分に洗浄されたガラス基板を用意する。
【００３０】
ステップ２．（図１（ｂ））
ガラス基板の主表面の全域にたとえばディポジション法によってポリシリコン（poly-Si）層２を形成する。
【００３１】
ステップ３．（図１（ｃ））
該ポリシリコン層２を選択エッチングする。この選択エッチングにより、該ポリシリコン層２は表示領域における薄膜トランジスタ（ＴＦＴ）および保持容量素子（Ｃｓｔ）の形成領域に、表示領域以外の領域におけるスイッチング素子（特に、コンプリメンタリＭＯＳトランジスタ）の形成領域に残存させるようにする。
【００３２】
ステップ４．（図１（ｄ））
残存されたポリシリコン層２の表面に熱酸化処理を施すことにより、シリコン酸化膜３を形成する。このシリコン酸化膜３は後に形成される薄膜トランジスタ（ＴＦＴ）等のゲート酸化膜となるものである。
【００３３】
ステップ５．（図１（ｅ））
このように加工された主表面の全域にフォトレジスト膜４を塗布し、その選択除去により前記保持容量素子（Ｃｓｔ）の形成領域を露呈させる。
【００３４】
その後、イオン打ち込み方法を用いて高濃度のＮ型不純物をドープして、該保持容量（Ｃｓｔ）の形成領域におけるポリシリコン層２を導電化させる。この導電化されたポリシリコン層２は後に形成される保持容量素子（Ｃｓｔ）の一方の電極となるものである。
【００３５】
ステップ６．（図２（ａ））
残存されている前記フォトレジスト膜４を除去し、リン（Ｐ）処理されたポリシリコン（poly-Si）層５をたとえばディポジション方法を用いて全域に形成する。
【００３６】
ステップ７．（図２（ｂ））
前記ポリシリコン（Poly-Si）層５を選択エッチングし、これにより薄膜トランジスタ（ＴＦＴ）、コンプリメンタリＭＯＳ型トランジスタの各ゲート電極を形成するとともに、保持容量素子（Ｃｓｔ）を形成する。
【００３７】
ステップ８．（図２（ｃ））
そして、残存されているポリシリコン（poly-Si）層５をマスクとして、このポリシリコン（poly-Si）層５から露呈されている前記シリコン酸化膜３をエッチングする。
【００３８】
前記シリコン酸化膜３のエッチングにより露呈されたポリシリコン（poly-Si）層２、およびゲート電極等として形成されているポリシリコン（poly-Si）５層を軽く熱酸化することにより、それらの表面にシリコン酸化膜を形成する。
【００３９】
ステップ９．（図２（ｄ））
コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタの全域を覆ってフォトレジスト７を形成する。なお、該Ｐ型のＭＯＳ型トランジスタは薄膜トランジスタ素子（ＴＦＴ）と異なる導電型を有するトランジスタである。
【００４０】
ここで、この実施例では、特に、同工程で薄膜トランジスタ（ＴＦＴ）のゲート電極を覆ってフォトレジスト７Ａを形成する。
【００４１】
すなわち、全域に形成したフォトレジスト７を選択除去する際に、コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタの上面に形成されているフォトレジスト、および薄膜トランジスタ（ＴＦＴ）のゲート電極の上面に形成されているフォトレジスト（符号７Ａで示す）を残存させて他のフォトレジストを除去する。
【００４２】
この場合、薄膜トランジスタ素子（ＴＦＴ）側に残存させるフォトレジスト７Ａは少なくともゲート電極のチャンネル長方向の辺の側壁を覆うように形成することが必須となる。
【００４３】
その後、このように加工された表面の全域に高濃度のＮ型不純物をイオン打ち込み方法を用いて高濃度のＮ型不純物をドープする。
【００４４】
これにより、薄膜トランジスタ（ＴＦＴ）のソースＳ、ドレインＤの各領域、およびコンプリメンタリＭＯＳ型トランジスタのうちＮ型のＭＯＳ型トランジスタのソースＳ、ドレインＤの各領域が形成されるようになる。
【００４５】
ここで、薄膜トランジスタ素子（ＴＦＴ）のソースＳ、ドレインＤの各領域は、図５に詳細に示すように、ゲート電極のチャンネル長方向の辺の直下からｌの距離を隔ててソースＳおよびドレインＤの領域の端辺が位置づけられることになる。
【００４６】
これにより、ソースＳおよびドレインＤの各領域はゲート電極（符号５で示す）に対してオフセットされた構造で形成されることになる。
【００４７】
ステップ１０．（図３（ａ））
残存されているフォトレジスト７を除去し、さらに新たなフォトレシジスト８を全域に形成した後にこのフォトレジスト８を選択除去する。この選択除去によって、コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯＳ型トランジスタのみを露呈させる。
【００４８】
その後、フッ化ボロン（ＢＦ2）からなるＰ型不純物をイオン打ち込み方法によりドープし、これにより該ＭＯＳ型トランジスタのソースＳ、ドレインＤの各領域を形成する。
【００４９】
ステップ１１．（図３（ｂ））
残存しているフォトレジスト８を除去し、たとえば気相成長法によってシリコン酸化膜およびリンシリケートガラスを順次形成して、２層構造の絶縁膜９を形成する。
【００５０】
ステップ１２．（図３（ｃ））
絶縁膜９を選択エッチングする。この選択エッチングは、薄膜トランジスタ（ＴＦＴ）のドレイン領域の一部、コンプリメンタリＭＯＳ型トランジスタのそれぞれのトランジスタのソース、ドレイン領域の各一部を露呈させるためのコンタクトホールＣＨを形成するためになされる。
【００５１】
ステップ１３．（図３（ｄ））
コンタクトホールＣＨの形成部分を含んで絶縁膜９の全域にアルミニゥム膜１０を形成する。
【００５２】
ステップ１４．（図４（ａ））
アルミニュム膜１０を選択エッチングし、この選択エッチングにより前記コンタクトホールＣＨにおいて接続部を有する配線層が形成される。
【００５３】
ステップ１５．（図４（ｂ））
このように配線層が形成された表面の全域にシリコン酸化膜からなる絶縁膜１１を形成する。
【００５４】
その後、画素領域およびその周辺に相当する領域部の絶縁膜１１選択エッチングによって除去する。
【００５５】
ステップ１６．（図４（ｃ））
画素領域となる部分に相当する一層目の絶縁膜９を選択エッチングし、この絶縁膜の下層に位置づけられるポリシリコン（poly-Si）層２を露呈させる。
【００５６】
ステップ１７．（図４（ｄ））
このように加工された表面全域にＩＴＯからなる透明導電膜を形成し、この透明導電膜を選択エッチングすることにより前記画素領域およびその周辺における透明導電膜を残存させ、これを画素電極１２とする。
【００５７】
このような実施例に示すような液晶表示基板の製造方法によれば、ゲート電極の少なくともチャンネル長に対応する辺部を覆ってマスク（図２（ｄ）の符号７Ａに相当する）を形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースＳおよびドレインＤの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子（ＴＦＴ）のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００５８】
図９（ａ）はこのようにして形成されたＮ型薄膜トランジスタ素子の特性を従来のものと比較して示したものであり、図中点線は従来の特性、実線は本実施例による特性を示したものである。
【００５９】
同図から明らかなように、ゲート電位が負の場合にドレイン電流が流れていないことが判明する。
【００６０】
なお、図９（ｂ）はＰ型の薄膜トランジスタ素子（ＴＦＴ）を形成する場合においても同様な効果を奏することを示したものである。
【００６１】
以上示したことから明らかなように、本実施例による液晶表示基板の製造方法によれば、ゲート電極の少なくともチャンネル長に対応する辺部を覆ってマスクを形成した後に不純物の打ち込みをおこなっていることから、これによって形成されるソースおよびドレインの各領域はゲート電極に対してオフセット構造となる。これにより、薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【００６２】
そして、前記マスクは表示領域以外の領域において形成過程にあるコンプリメンタリＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジスタ（薄膜トランジスタと異なる導電型のトランジスタ）を覆わなければならないマスクと同一のものを同工程でそのまま適用させることから製造工程の増大を伴うことがなくなる。
【００６３】
なお、上述した液晶表示基板は図８に示したように薄膜トランジスタ素子が一画素に対して一個のものについて説明したものであるが、これに限らず、図１０に示すように二個備えたものにあっても適用できることはいうまでもない。
【００６４】
また、図１０に示す実施例によれば、画素電極ＣＬｃに接続される保持容量素子Ｃａｄｄの画素電極ＣＬｃに接続されない側の電極を介して隣の画素のゲート信号線に接続されるので、図８に示す実施例と異なって、容量線が不要となる。従って、図１０の実施例では、容量線がなくなった分、開口率が広がり、製造工程が簡略化される等の効果を有する。
【００６５】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示基板の製造方法によれば、従来の製造工数を全く増大することなく、表示領域内に形成されている薄膜トランジスタ素子のドレインが引き起こすブレイクダウンの発生を防止できるようになる。
【図面の簡単な説明】
【図１】（ａ）ないし（ｅ）は、本発明による液晶表示基板の製造方法の一実施例を示す第一図である。
【図２】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第二図である。
【図３】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第三図である。
【図４】（ａ）ないし（ｄ）は、本発明による液晶表示基板の製造方法の一実施例を示す第四図である。
【図５】本発明による液晶表示基板の製造方法の詳細を示す説明図である。
【図６】本発明が適用される液晶表示基板の表示領域外に形成される回路を示した図である。
【図７】本発明が適用される液晶表示基板の表示領域外に形成される回路を示した図である。
【図８】本発明が適用される液晶表示基板の表示領域内に形成される回路を示した図である。
【図９】本発明による液晶表示基板の製造方法の効果を示す説明図である。
【図１０】本発明による液晶表示基板の製造方法の他の実施例を示す説明図である。
【符号の説明】
ＴＦＴ 薄膜トランジスタ素子
７、７Ａ フォトレジスト
Ｓ ソース領域
Ｄ ドレイン領域
Claims (3)
- 透明基板上の表示領域に形成された、画素を形成する第２導電型の第３の薄膜トランジスタ及び保持容量素子と、上記透明基板上の表示領域外の領域に形成された、上記第３の薄膜トランジスタと異なる導電型の第１導電型の第１の薄膜トランジスタ及び第２導電型の第２の薄膜トランジスタとを備えた液晶表示装置の製造方法であって、
上記透明基板上にポリシリコン層を形成し、パターニングする工程と、
上記パターニングされたポリシリコン層の表面に絶縁膜を形成する工程と、
上記表示領域の上記絶縁膜上に上記第３の薄膜トランジスタの第３のゲート電極及び上記保持容量素子の上記電極を形成すると共に、上記表示領域外の領域の上記絶縁膜上に、上記第１の薄膜トランジスタの第１のゲート電極と上記第２の薄膜トランジスタの第２のゲート電極を形成する工程と、
上記第１のゲート電極、上記第２のゲート電極、上記第３のゲート電極及び上記上部電極をマスクとして、該第１のゲート電極、該第２のゲート電極、該第３のゲート電極及び該上部電極から露出された上記絶縁膜をエッチング除去する工程と、
上記第１のゲート電極、上記第２のゲート電極、上記第３のゲート電極及び上記上部電極の上面及び側壁及び、上記ポリシリコン層の露出面に酸化膜を形成する工程と、
上記第１の薄膜トランジスタを覆う第１のマスクを形成すると共に、上記第３の薄膜トランジスタの上記第３のゲート電極を上記側壁をも含めて覆う第２のマスクを形成する工程と、
上記第１のマスクが上記第１のトランジスタを覆った状態で、上記第３の薄膜トランジスタのソース領域およびドレイン領域を上記第２のマスクを用いて第２導電型の不純物の打ち込みで形成すると同時に、上記第２の薄膜トランジスタのソース領域およびドレイン領域を上記第２の薄膜トランジスタのゲート電極をマスクとして第２導電型の不純物の打ち込みで形成する工程と、
上記第２の薄膜トランジスタと、上記第３の薄膜トランジスタと、上記保持容量素子の上部電極を覆った状態で、上記第１の薄膜トランジスタの上記第１のゲート電極をマスクとして第１導電型の不純物の打ち込みで、ソース領域およびドレイン領域を形成する工程と
を含むことを特徴とする液晶表示装置の製造方法。 - 上記第１導電型の第１の薄膜トランジスタと上記第２導電型の第２の薄膜トランジスタのうち一方はｎ型ＭＯＳトランジスタであり、他方はｐ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 透明基板上の表示領域に形成された画素を形成する、第２導電型の第３の薄膜トランジスタ及び保持容量素子と、
上記透明基板上の表示領域以外の領域に形成された、
上記第３の薄膜トランジスタと異なる導電型の第１導電型の第１の薄膜トランジスタと第２導電型の第２の薄膜トランジスタとを備えた液晶表示装置において、
上記第３の薄膜トランジスタの、島状に形成されたポリシリコン層からなるチャネル形成領域上に第３のゲート絶縁膜を介して形成された一対の側壁酸化膜を有する第３のゲート電極と、
上記第１の薄膜トランジスタの、島状に形成されたポリシリコン層からなるチャネル形成領域上に第１のゲート絶縁膜を介して形成された一対の側壁酸化膜を有する第１のゲート電極と、
上記第２の薄膜トランジスタの、島状に形成されたポリシリコン層からなるチャネル形成領域上に第２のゲート絶縁膜を介して形成された一対の側壁酸化膜を有する第２のゲート電極と、
上記第３の薄膜トランジスタの、島状に形成されたポリシリコン層からなるチャネル形成領域を延長した領域に不純物の打ち込みで形成された上記保持容量素子の一方の電極と、
上記保持容量素子の一方の電極上に絶縁膜を介して形成された保持容量素子の上部電極と、
上記第１の薄膜トランジスタのチャネル形成領域の両側に、第１導電型の不純物の打ち込みで上記第１のゲート電極と自己整合的に形成されたソース領域およびドレイン領域と、
上記第２の薄膜トランジスタのチャネル形成領域の両側に、第２導電型の不純物の打ち込みで上記第２のゲート電極と自己整合的に形成されたソース領域およびドレイン領域と、
上記第３の薄膜トランジスタはオフセット構造を備え、そのチャネル形成領域の両側に第２導電型の不純物の打ち込みで形成されたソース領域およびドレイン領域とを備えるとともに、
上記第１の薄膜トランジスタの形成された島状ポリシリコン層、上記第２の薄膜トランジスタの形成された島状ポリシリコン層及び上記第３の薄膜トランジスタの形成された島状ポリシリコン層は同層で形成され、
上記第１のゲート絶縁膜、上記第２のゲート絶縁膜及び上記第３のゲート絶縁膜は上記保持容量素子の絶縁膜と同層で形成され、
上記第１のゲート電極、上記第２のゲート電極及び上記第３のゲート電極は上記保持容量素子の上記上部電極と同層で形成され、
さらに、上記第１の薄膜トランジスタの形成された島状ポリシリコン層表面、上記第２の薄膜トランジスタの形成された島状ポリシリコン層表面及び上記第３の薄膜トランジスタの形成された島状ポリシリコン層表面には、同一工程で形成された酸化膜が形成されており、上記酸化膜の膜厚は、上記絶縁膜の膜厚より薄いことを特徴とする液晶表示装置。
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