JPH07254711A - 液晶表示基板の製造方法 - Google Patents
液晶表示基板の製造方法Info
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- JPH07254711A JPH07254711A JP4559694A JP4559694A JPH07254711A JP H07254711 A JPH07254711 A JP H07254711A JP 4559694 A JP4559694 A JP 4559694A JP 4559694 A JP4559694 A JP 4559694A JP H07254711 A JPH07254711 A JP H07254711A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
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Abstract
(57)【要約】
【目的】 従来の製造工数を全く増大することなく、表
示領域内に形成されている薄膜トランジスタ素子のドレ
インが引き起こすブレイクダウンの発生を防止する。 【構成】 表示領域のＭＯＳ型トランジスタのソースお
よびドレインの各領域をそのゲート電極をマスクとして
不純物の打ち込みで形成する際に、前記表示領域以外の
領域のコンプリメンタリＭＯＳ型トランジスタのうちの
一方のＭＯＳ型トランジスタを覆って形成するマスクと
同一かつ同工程で少なくとも前記ゲート電極のチャネル
幅に対応する辺部を覆ってマスクを形成した後に、前記
不純物の打ち込みで前記ソースおよびドレインの各領域
を形成する。
示領域内に形成されている薄膜トランジスタ素子のドレ
インが引き起こすブレイクダウンの発生を防止する。 【構成】 表示領域のＭＯＳ型トランジスタのソースお
よびドレインの各領域をそのゲート電極をマスクとして
不純物の打ち込みで形成する際に、前記表示領域以外の
領域のコンプリメンタリＭＯＳ型トランジスタのうちの
一方のＭＯＳ型トランジスタを覆って形成するマスクと
同一かつ同工程で少なくとも前記ゲート電極のチャネル
幅に対応する辺部を覆ってマスクを形成した後に、前記
不純物の打ち込みで前記ソースおよびドレインの各領域
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示基板の製造方
法に係り、いわゆるアクティブ・マトリックス方式と称
され、各画素に対応して薄膜スイッチング素子（ＴＦ
Ｔ）を備えた液晶表示基板の製造方法に関する。
法に係り、いわゆるアクティブ・マトリックス方式と称
され、各画素に対応して薄膜スイッチング素子（ＴＦ
Ｔ）を備えた液晶表示基板の製造方法に関する。
【０００２】
【従来の技術】上述した薄膜スイッチング素子を備える
液晶表示基板は、マトリックス状に配置された各画素の
うち、所定の列方向に配列された各画素に対応する薄膜
スイッチング素子を全てオンするとともに、このオンさ
れた薄膜スイッチング素子を介して各画素に映像信号に
対応する電圧を印加するようになっている。
液晶表示基板は、マトリックス状に配置された各画素の
うち、所定の列方向に配列された各画素に対応する薄膜
スイッチング素子を全てオンするとともに、このオンさ
れた薄膜スイッチング素子を介して各画素に映像信号に
対応する電圧を印加するようになっている。
【０００３】そして、薄膜スイッチング素子は、透明基
板面に形成された島状のたとえばポリＳｉからなる半導
体層を覆うようにして絶縁膜を形成し、さらに、この絶
縁膜上に前記半導体層を分断するようにゲート電極を形
成し、該ゲート電極をマスクとした不純物のイオン打ち
込みでソースおよびドレインの各領域を形成する（セル
フ・アライメント）ことによって得られるＭＯＳ型トラ
ンジスタを構成している。
板面に形成された島状のたとえばポリＳｉからなる半導
体層を覆うようにして絶縁膜を形成し、さらに、この絶
縁膜上に前記半導体層を分断するようにゲート電極を形
成し、該ゲート電極をマスクとした不純物のイオン打ち
込みでソースおよびドレインの各領域を形成する（セル
フ・アライメント）ことによって得られるＭＯＳ型トラ
ンジスタを構成している。
【０００４】この場合、列方向に配列された各薄膜スイ
ッチング素子のゲート電極は共通接続されて走査信号線
を構成し、行方向に配列された各薄膜スイッチング素子
のドレイン電極は共通接続されて映像信号線を構成して
いる。
ッチング素子のゲート電極は共通接続されて走査信号線
を構成し、行方向に配列された各薄膜スイッチング素子
のドレイン電極は共通接続されて映像信号線を構成して
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された液晶表示基板において、その薄膜スイッ
チング素子は、上述したようにゲート電極をマスクとし
た不純物イオン打ち込みによってソースおよびドレイン
の各領域を形成していることから、ゲート電極のチャン
ネル幅に対応する端辺の直下に前記各領域の端辺が位置
づけられて形成されてしまうことになる。
うに構成された液晶表示基板において、その薄膜スイッ
チング素子は、上述したようにゲート電極をマスクとし
た不純物イオン打ち込みによってソースおよびドレイン
の各領域を形成していることから、ゲート電極のチャン
ネル幅に対応する端辺の直下に前記各領域の端辺が位置
づけられて形成されてしまうことになる。
【０００６】このため、薄膜スイッチング素子をオンか
らオフにした段階で、画素電極側に充電された電荷がソ
ースに対して負電位となったゲート電極を介してドレイ
ン側になだれ現象を起こしてしまうことになる（Drain
induced Break down）。
らオフにした段階で、画素電極側に充電された電荷がソ
ースに対して負電位となったゲート電極を介してドレイ
ン側になだれ現象を起こしてしまうことになる（Drain
induced Break down）。
【０００７】この弊害を除くためにはゲート電極に対し
てソースあるいはドレインの各領域をオフセット構造に
することが考えられるが、製造工数を増大させてしまう
という問題が残されることになる。
てソースあるいはドレインの各領域をオフセット構造に
することが考えられるが、製造工数を増大させてしまう
という問題が残されることになる。
【０００８】それ故、本発明はこのような事情に基づい
てなされたものであり、その目的とするところのもの
は、従来の製造工数を全く増大することなく、表示領域
内に形成されている薄膜トランジスタ素子のドレインが
引き起こすブレイクダウンの発生を防止できる液晶表示
基板の製造方法を提供することにある。
てなされたものであり、その目的とするところのもの
は、従来の製造工数を全く増大することなく、表示領域
内に形成されている薄膜トランジスタ素子のドレインが
引き起こすブレイクダウンの発生を防止できる液晶表示
基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、一方の透明基板の面
に表示領域とそれ以外の領域を有し、前記表示領域には
その各画素に対応したＭＯＳ型トランジスタ（薄膜トラ
ンジスタ素子：以下、この明細書において表示領域内の
みに形成されているトランジスタを薄膜トランジスタと
称する）が形成されているとともに液晶を介して他方の
透明基板が対向配置され、前記表示領域以外の領域には
コンプリメンタリＭＯＳ型トランジスタを含む回路が形
成されている液晶表示基板において、前記表示領域の薄
膜トランジスタ素子のソースおよびドレインの各領域を
そのゲート電極をマスクとして不純物の打ち込みで形成
する際に、前記表示領域以外の領域のコンプリメンタリ
ＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジ
スタを覆って形成するマスクと同一かつ同工程で少なく
とも前記ゲート電極のチャネル幅に対応する辺部を覆っ
てマスクを形成した後に、前記不純物の打ち込みで前記
ソースおよびドレインの各領域を形成することを特徴と
するものである。
るために、本発明は、基本的には、一方の透明基板の面
に表示領域とそれ以外の領域を有し、前記表示領域には
その各画素に対応したＭＯＳ型トランジスタ（薄膜トラ
ンジスタ素子：以下、この明細書において表示領域内の
みに形成されているトランジスタを薄膜トランジスタと
称する）が形成されているとともに液晶を介して他方の
透明基板が対向配置され、前記表示領域以外の領域には
コンプリメンタリＭＯＳ型トランジスタを含む回路が形
成されている液晶表示基板において、前記表示領域の薄
膜トランジスタ素子のソースおよびドレインの各領域を
そのゲート電極をマスクとして不純物の打ち込みで形成
する際に、前記表示領域以外の領域のコンプリメンタリ
ＭＯＳ型トランジスタのうちの一方のＭＯＳ型トランジ
スタを覆って形成するマスクと同一かつ同工程で少なく
とも前記ゲート電極のチャネル幅に対応する辺部を覆っ
てマスクを形成した後に、前記不純物の打ち込みで前記
ソースおよびドレインの各領域を形成することを特徴と
するものである。
【００１０】
【作用】このように構成した液晶表示基板の製造方法に
よれば、ゲート電極のチャンネル幅に対応する辺部を覆
ってマスクを形成した後に不純物の打ち込みをおこなっ
ていることから、これによって形成されるソースおよび
ドレインの各領域はゲート電極に対してオフセット構造
となる。これにより、薄膜トランジスタ素子のドレイン
が引き起こすブレイクダウンの発生を防止できるように
なる。
よれば、ゲート電極のチャンネル幅に対応する辺部を覆
ってマスクを形成した後に不純物の打ち込みをおこなっ
ていることから、これによって形成されるソースおよび
ドレインの各領域はゲート電極に対してオフセット構造
となる。これにより、薄膜トランジスタ素子のドレイン
が引き起こすブレイクダウンの発生を防止できるように
なる。
【００１１】そして、前記マスクは表示領域以外の領域
において形成過程にあるコンプリメンタルＭＯＳ型トラ
ンジスタのうちの一方のＭＯＳ型トランジスタ（薄膜ト
ランジスタと異なる導電型のトランジスタ）を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
において形成過程にあるコンプリメンタルＭＯＳ型トラ
ンジスタのうちの一方のＭＯＳ型トランジスタ（薄膜ト
ランジスタと異なる導電型のトランジスタ）を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
【００１２】
【実施例】以下、本発明が適用される液晶表示基板の一
実施例を図６ないし図８を用いて説明する。
実施例を図６ないし図８を用いて説明する。
【００１３】まず、図６において、その（ａ）には液晶
表示基板１００の平面図を示している。この液晶表示基
板１００はその周辺部を除く中央部が表示領域（PIXCEL
AREA）となっている。この表示領域は下ガラス基板に
液晶を介して上ガラス基板が対向して配置された領域
で、マトリックス状に配置された画素（PIXEL）を構成
するようになっている。
表示基板１００の平面図を示している。この液晶表示基
板１００はその周辺部を除く中央部が表示領域（PIXCEL
AREA）となっている。この表示領域は下ガラス基板に
液晶を介して上ガラス基板が対向して配置された領域
で、マトリックス状に配置された画素（PIXEL）を構成
するようになっている。
【００１４】そして、この表示領域の図中左右両側の下
ガラス基板面には垂直走査回路Ｖが形成されている。
ガラス基板面には垂直走査回路Ｖが形成されている。
【００１５】この垂直走査回路Ｖは、図６（ｂ）に示す
ように、多数のインバータ回路を含む回路から構成さ
れ、また、これらインバータ回路は図示していないがコ
ンプリメンタリＭＯＳ型トランジスタから構成されてい
る。
ように、多数のインバータ回路を含む回路から構成さ
れ、また、これらインバータ回路は図示していないがコ
ンプリメンタリＭＯＳ型トランジスタから構成されてい
る。
【００１６】この垂直走査回路Ｖの各出力はゲート信号
線ＧＬを介して表示領域（PIXCEL AREA）内に送出され
るようになっている。このゲート信号線ＧＬは該表示領
域内の下ガラス基板面に列（Ｘ）方向に延在しかつ行
（Ｙ）方向に並設される複数の信号線からなっている。
線ＧＬを介して表示領域（PIXCEL AREA）内に送出され
るようになっている。このゲート信号線ＧＬは該表示領
域内の下ガラス基板面に列（Ｘ）方向に延在しかつ行
（Ｙ）方向に並設される複数の信号線からなっている。
【００１７】また、表示領域（PIXCEL AREA）の図中下
側の下ガラス基板には映像信号駆動回路Ｈが形成されて
いる。
側の下ガラス基板には映像信号駆動回路Ｈが形成されて
いる。
【００１８】この映像信号駆動回路Ｈは、図７（ａ）に
示すように、多数のインバータ回路を含む回路から構成
され、また、これらインバータ回路は図示していないが
コンプリメンタリＭＯＳ型トランジスタから構成されて
いる。なお、図７（ａ）に示す液晶表示基板は図６
（ａ）に示すそれと同じものである。
示すように、多数のインバータ回路を含む回路から構成
され、また、これらインバータ回路は図示していないが
コンプリメンタリＭＯＳ型トランジスタから構成されて
いる。なお、図７（ａ）に示す液晶表示基板は図６
（ａ）に示すそれと同じものである。
【００１９】この映像信号駆動回路Ｈの各出力はドレイ
ン信号線ＤＬを介して表示領域（PIXCEL AREA）内に送
出されるようになっている。このドレイン信号線ＤＬは
該表示領域内の下ガラス基板面に行（Ｙ）方向に延在し
かつ列（Ｘ）方向に並設される複数の信号線からなって
いる。
ン信号線ＤＬを介して表示領域（PIXCEL AREA）内に送
出されるようになっている。このドレイン信号線ＤＬは
該表示領域内の下ガラス基板面に行（Ｙ）方向に延在し
かつ列（Ｘ）方向に並設される複数の信号線からなって
いる。
【００２０】図８（ａ）は、前記表示領域（PIXCEL ARE
A）内の構成の一部を示したものである。他の部分にお
いても同様のパターンで構成されたものとなっている。
A）内の構成の一部を示したものである。他の部分にお
いても同様のパターンで構成されたものとなっている。
【００２１】同図において、互いに直交して並設される
ゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる各領
域が画素領域となり、この画素領域にはたとえばＩＴＯ
（Indium-Tin-Oxide）からなる画素電極ＣＬｃが形成さ
れている。そして、この画素電極ＣＬｃの近傍には薄膜
トランジスタ素子（ＴＦＴ）が形成され、この薄膜トラ
ンジスタ素子（ＴＦＴ）を介して該画素電極ＣＬｃはド
レイン信号線ＤＬに接続されている。
ゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる各領
域が画素領域となり、この画素領域にはたとえばＩＴＯ
（Indium-Tin-Oxide）からなる画素電極ＣＬｃが形成さ
れている。そして、この画素電極ＣＬｃの近傍には薄膜
トランジスタ素子（ＴＦＴ）が形成され、この薄膜トラ
ンジスタ素子（ＴＦＴ）を介して該画素電極ＣＬｃはド
レイン信号線ＤＬに接続されている。
【００２２】薄膜トランジスタ素子（ＴＦＴ）のゲート
電極は前記ゲート信号線ＧＬの一部を用いて形成されて
いる。
電極は前記ゲート信号線ＧＬの一部を用いて形成されて
いる。
【００２３】これにより、ゲート信号線ＧＬに信号が入
力されると、薄膜トランジスタ素子（ＴＦＴ）がオン状
態になり、この薄膜トランジスタ素子（ＴＦＴ）を介し
てドレイン信号線ＤＬから映像信号に対応する電圧が画
素電極ＣＬｃに印加されることになる。
力されると、薄膜トランジスタ素子（ＴＦＴ）がオン状
態になり、この薄膜トランジスタ素子（ＴＦＴ）を介し
てドレイン信号線ＤＬから映像信号に対応する電圧が画
素電極ＣＬｃに印加されることになる。
【００２４】画素電極ＣＬｃは液晶を介して図示しない
共通電極（上ガラス基板側に形成されている）との間に
電界を構成し、この電界によって該液晶の透光度合いを
変化させるようになっている。
共通電極（上ガラス基板側に形成されている）との間に
電界を構成し、この電界によって該液晶の透光度合いを
変化させるようになっている。
【００２５】なお、この画素電極ＣＬｃは、その近傍に
形成された保持容量素子（Ｃｓｔ）に接続されている。
この保持容量素子（Ｃｓｔ）は、たとえば、薄膜トラン
ジスタ（ＴＦＴ）がオフ状態となった後の映像信号を長
く蓄積させる等の目的で形成されたものである。
形成された保持容量素子（Ｃｓｔ）に接続されている。
この保持容量素子（Ｃｓｔ）は、たとえば、薄膜トラン
ジスタ（ＴＦＴ）がオフ状態となった後の映像信号を長
く蓄積させる等の目的で形成されたものである。
【００２６】図８の実施例では保持容量素子Ｃｓｔが画
素電極ＣＬｃに接続されない側の電極を介して容量線に
接続され、たとえば共通電極と同等の電圧が印加され
る。
素電極ＣＬｃに接続されない側の電極を介して容量線に
接続され、たとえば共通電極と同等の電圧が印加され
る。
【００２７】図８（ｂ）は同図（ａ）の等価回路を示す
ものである。
ものである。
【００２８】次に、このような構成からなる表示基板の
製造方法の一実施例を図１ないし図４を用いてステップ
毎に説明する。なお、各図において、図中左側は表示領
域内に形成される薄膜トランジスタ素子（ＴＦＴ）の形
成領域を、また、図中右側は表示領域以外の領域内に形
成されるコンプリメンタリＭＯＳ型トランジスタの形成
領域を示している。また、前記膜膜トランジスタ素子
（ＴＦＴ）の製造方法は、図８のＩ−Ｉ線における断面
図に基づいて説明する。
製造方法の一実施例を図１ないし図４を用いてステップ
毎に説明する。なお、各図において、図中左側は表示領
域内に形成される薄膜トランジスタ素子（ＴＦＴ）の形
成領域を、また、図中右側は表示領域以外の領域内に形
成されるコンプリメンタリＭＯＳ型トランジスタの形成
領域を示している。また、前記膜膜トランジスタ素子
（ＴＦＴ）の製造方法は、図８のＩ−Ｉ線における断面
図に基づいて説明する。
【００２９】ステップ１．（図１（ａ）） 主表面が充分に洗浄されたガラス基板を用意する。
【００３０】ステップ２．（図１（ｂ）） ガラス基板の主表面の全域にたとえばディポジション法
によってポリシリコン（poly-Si）層２を形成する。
によってポリシリコン（poly-Si）層２を形成する。
【００３１】ステップ３．（図１（ｃ）） 該ポリシリコン層２を選択エッチングする。この選択エ
ッチングにより、該ポリシリコン層２は表示領域におけ
る薄膜トランジスタ（ＴＦＴ）および保持容量素子（Ｃ
ｓｔ）の形成領域に、表示領域以外の領域におけるスイ
ッチング素子（特に、コンプリメンタリＭＯＳトランジ
スタ）の形成領域に残存させるようにする。
ッチングにより、該ポリシリコン層２は表示領域におけ
る薄膜トランジスタ（ＴＦＴ）および保持容量素子（Ｃ
ｓｔ）の形成領域に、表示領域以外の領域におけるスイ
ッチング素子（特に、コンプリメンタリＭＯＳトランジ
スタ）の形成領域に残存させるようにする。
【００３２】ステップ４．（図１（ｄ）） 残存されたポリシリコン層２の表面に熱酸化処理を施す
ことにより、シリコン酸化膜３を形成する。このシリコ
ン酸化膜３は後に形成される薄膜トランジスタ（ＴＦ
Ｔ）等のゲート酸化膜となるものである。
ことにより、シリコン酸化膜３を形成する。このシリコ
ン酸化膜３は後に形成される薄膜トランジスタ（ＴＦ
Ｔ）等のゲート酸化膜となるものである。
【００３３】ステップ５．（図１（ｅ）） このように加工された主表面の全域にフォトレジスト膜
４を塗布し、その選択除去により前記保持容量素子（Ｃ
ｓｔ）の形成領域を露呈させる。
４を塗布し、その選択除去により前記保持容量素子（Ｃ
ｓｔ）の形成領域を露呈させる。
【００３４】その後、イオン打ち込み方法を用いて高濃
度のＰ型不純物をドープして、該保持容量（Ｃｓｔ）の
形成領域におけるポリシリコン層２を導電化させる。こ
の導電化されたポリシリコン層２は後に形成される保持
容量素子（Ｃｓｔ）の一方の電極となるものである。
度のＰ型不純物をドープして、該保持容量（Ｃｓｔ）の
形成領域におけるポリシリコン層２を導電化させる。こ
の導電化されたポリシリコン層２は後に形成される保持
容量素子（Ｃｓｔ）の一方の電極となるものである。
【００３５】ステップ６．（図２（ａ）） 残存されている前記フォトレジスト膜４を除去し、リン
（Ｐ）処理されたポリシリコン（poly-Si）層５をたと
えばディポジション方法を用いて全域に形成する。
（Ｐ）処理されたポリシリコン（poly-Si）層５をたと
えばディポジション方法を用いて全域に形成する。
【００３６】ステップ７．（図２（ｂ）） 前記ポリシリコン（poly-Si）層５を選択エッチング
し、これにより薄膜トランジスタ（ＴＦＴ）、コンプリ
メンタリＭＯＳ型トランジスタの各ゲート電極を形成す
るとともに、保持容量素子（Ｃｓｔ）の誘電体を形成す
る。
し、これにより薄膜トランジスタ（ＴＦＴ）、コンプリ
メンタリＭＯＳ型トランジスタの各ゲート電極を形成す
るとともに、保持容量素子（Ｃｓｔ）の誘電体を形成す
る。
【００３７】ステップ８．（図２（ｃ）） そして、残存されているポリシリコン（poly-Si）層５
をマスクとして、このポリシリコン（poly-Si）層５か
ら露呈されている前記シリコン酸化膜３をエッチングす
る。
をマスクとして、このポリシリコン（poly-Si）層５か
ら露呈されている前記シリコン酸化膜３をエッチングす
る。
【００３８】前記シリコン酸化膜３のエッチングにより
露呈されたポリシリコン（poly-Si）層２、およびゲー
ト電極等として形成されているポリシリコン（poly-S
i）５層を軽く熱酸化することにより、それらの表面に
シリコン酸化膜を形成する。
露呈されたポリシリコン（poly-Si）層２、およびゲー
ト電極等として形成されているポリシリコン（poly-S
i）５層を軽く熱酸化することにより、それらの表面に
シリコン酸化膜を形成する。
【００３９】ステップ９．（図２（ｄ）） コンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭ
ＯＳ型トランジスタの全域を覆ってフォトレジスト７を
形成する。なお、該Ｐ型のＭＯＳ型トランジスタは薄膜
トランジスタ素子（ＴＦＴ）と異なる導電型を有するト
ランジスタである。
ＯＳ型トランジスタの全域を覆ってフォトレジスト７を
形成する。なお、該Ｐ型のＭＯＳ型トランジスタは薄膜
トランジスタ素子（ＴＦＴ）と異なる導電型を有するト
ランジスタである。
【００４０】ここで、この実施例では、特に、同工程で
薄膜トランジスタ（ＴＦＴ）のゲート電極を覆ってフォ
トレジスト７Ａを形成する。
薄膜トランジスタ（ＴＦＴ）のゲート電極を覆ってフォ
トレジスト７Ａを形成する。
【００４１】すなわち、全域に形成したフォトレジスト
７を選択除去する際に、コンプリメンタリＭＯＳ型トラ
ンジスタのうちＰ型のＭＯＳ型トランジスタの上面に形
成されているフォトレジスト、および薄膜トランジスタ
（ＴＦＴ）のゲート電極の上面に形成されているフォト
レジスト（符号７Ａで示す）を残存させて他のフォトレ
ジストを除去する。
７を選択除去する際に、コンプリメンタリＭＯＳ型トラ
ンジスタのうちＰ型のＭＯＳ型トランジスタの上面に形
成されているフォトレジスト、および薄膜トランジスタ
（ＴＦＴ）のゲート電極の上面に形成されているフォト
レジスト（符号７Ａで示す）を残存させて他のフォトレ
ジストを除去する。
【００４２】この場合、薄膜トランジスタ素子（ＴＦ
Ｔ）側に残存させるフォトレジスト７Ａは少なくともゲ
ート電極のチャンネル幅方向の辺の側壁を覆うように形
成することが必須となる。
Ｔ）側に残存させるフォトレジスト７Ａは少なくともゲ
ート電極のチャンネル幅方向の辺の側壁を覆うように形
成することが必須となる。
【００４３】その後、このように加工された表面の全域
に高濃度のＰ型不純物をイオン打ち込み方法を用いて高
濃度のＰ型不純物をドープする。
に高濃度のＰ型不純物をイオン打ち込み方法を用いて高
濃度のＰ型不純物をドープする。
【００４４】これにより、薄膜トランジスタ（ＴＦＴ）
のソースＳ、ドレインＤの各領域、およびコンプリメン
タリＭＯＳ型トランジスタのうちＮ型のＭＯＳ型トラン
ジスタのソースＳ、ドレインＤの各領域が形成されるよ
うになる。
のソースＳ、ドレインＤの各領域、およびコンプリメン
タリＭＯＳ型トランジスタのうちＮ型のＭＯＳ型トラン
ジスタのソースＳ、ドレインＤの各領域が形成されるよ
うになる。
【００４５】ここで、薄膜トランジスタ素子（ＴＦＴ）
のソースＳ、ドレインＤの各領域は、図５に詳細に示す
示すように、ゲート電極のチャンネル幅方向辺の直下か
らｌの距離を隔ててソースＳおよびドレインＤの領域の
端辺が位置づけられることになる。
のソースＳ、ドレインＤの各領域は、図５に詳細に示す
示すように、ゲート電極のチャンネル幅方向辺の直下か
らｌの距離を隔ててソースＳおよびドレインＤの領域の
端辺が位置づけられることになる。
【００４６】これにより、ソースＳおよびドレインＤの
各領域はゲート電極（符号５で示す）に対してオフセッ
トされた構造で形成されることになる。
各領域はゲート電極（符号５で示す）に対してオフセッ
トされた構造で形成されることになる。
【００４７】ステップ１０．（図３（ａ）） 残存されているフォトレジスト７を除去し、さらに新た
なフォトレシジスト８を全域に形成した後にこのフォト
レジスト８を選択除去する。この選択除去によって、コ
ンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯ
Ｓ型トランジスタのみを露呈させる。
なフォトレシジスト８を全域に形成した後にこのフォト
レジスト８を選択除去する。この選択除去によって、コ
ンプリメンタリＭＯＳ型トランジスタのうちＰ型のＭＯ
Ｓ型トランジスタのみを露呈させる。
【００４８】その後、フッ化ボロン（ＢＦ2）からなる
Ｐ型不純物をイオン打ち込み方法によりドープし、これ
により該ＭＯＳ型トランジスタのソースＳ、ドレインＤ
の各領域を形成する。
Ｐ型不純物をイオン打ち込み方法によりドープし、これ
により該ＭＯＳ型トランジスタのソースＳ、ドレインＤ
の各領域を形成する。
【００４９】ステップ１１．（図３（ｂ）） 残存しているフォトレジスト８を除去し、たとえば気相
成長法によってシリコン酸化膜およびリンシリケートガ
ラスを順次形成して、２層構造の絶縁膜９を形成する。
成長法によってシリコン酸化膜およびリンシリケートガ
ラスを順次形成して、２層構造の絶縁膜９を形成する。
【００５０】ステップ１２．（図３（ｃ）） 絶縁膜９を選択エッチングする。この選択エッチング
は、薄膜トランジスタ（ＴＦＴ）のドレイン領域の一
部、コンプリメンタリＭＯＳ型トランジスタのそれぞれ
のトランジスタのソース、ドレイン領域の各一部を露呈
させるためのコンタクトホールＣＨを形成するためにな
される。
は、薄膜トランジスタ（ＴＦＴ）のドレイン領域の一
部、コンプリメンタリＭＯＳ型トランジスタのそれぞれ
のトランジスタのソース、ドレイン領域の各一部を露呈
させるためのコンタクトホールＣＨを形成するためにな
される。
【００５１】ステップ１３．（図３（ｄ）） コンタクトホールＣＨの形成部分を含んで絶縁膜９の全
域にアルミニゥム膜１０を形成する。
域にアルミニゥム膜１０を形成する。
【００５２】ステップ１４．（図４（ａ）） アルミニュム膜１０を選択エッチングし、この選択エッ
チングにより前記コンタクトホールＣＨにおいて接続部
を有する配線層が形成される。
チングにより前記コンタクトホールＣＨにおいて接続部
を有する配線層が形成される。
【００５３】ステップ１５．（図４（ｂ）） このように配線層が形成された表面の全域にシリコン酸
化膜からなる絶縁膜１１を形成する。
化膜からなる絶縁膜１１を形成する。
【００５４】その後、画素領域およびその周辺に相当す
る領域部の絶縁膜１１選択エッチングによって除去す
る。
る領域部の絶縁膜１１選択エッチングによって除去す
る。
【００５５】ステップ１６．（図４（ｃ）） 画素領域となる部分に相当する一層目の絶縁膜９を選択
エッチングし、この絶縁膜の下層に位置づけられるポリ
シリコン（poly-Si）層２を露呈させる。
エッチングし、この絶縁膜の下層に位置づけられるポリ
シリコン（poly-Si）層２を露呈させる。
【００５６】ステップ１７．（図４（ｄ）） このように加工された表面全域にＩＴＯからなる透明導
電膜を形成し、この透明導電膜を選択エッチングするこ
とにより前記画素領域およびその周辺における透明導電
膜を残存させ、これを画素電極１２とする。
電膜を形成し、この透明導電膜を選択エッチングするこ
とにより前記画素領域およびその周辺における透明導電
膜を残存させ、これを画素電極１２とする。
【００５７】このような実施例に示すような液晶表示基
板の製造方法によれば、ゲート電極の少なくともチャン
ネル幅に対応する辺部を覆ってマスク（図２（ｄ）の符
号７Ａに相当する）を形成した後に不純物の打ち込みを
おこなっていることから、これによって形成されるソー
スＳおよびドレインＤの各領域はゲート電極に対してオ
フセット構造となる。これにより、薄膜トランジスタ素
子（ＴＦＴ）のドレインが引き起こすブレイクダウンの
発生を防止できるようになる。
板の製造方法によれば、ゲート電極の少なくともチャン
ネル幅に対応する辺部を覆ってマスク（図２（ｄ）の符
号７Ａに相当する）を形成した後に不純物の打ち込みを
おこなっていることから、これによって形成されるソー
スＳおよびドレインＤの各領域はゲート電極に対してオ
フセット構造となる。これにより、薄膜トランジスタ素
子（ＴＦＴ）のドレインが引き起こすブレイクダウンの
発生を防止できるようになる。
【００５８】図９（ａ）はこのようにして形成されたＮ
型薄膜トランジスタ素子の特性を従来のものと比較して
示したものであり、図中点線は従来の特性、実線は本実
施例による特性を示したものである。
型薄膜トランジスタ素子の特性を従来のものと比較して
示したものであり、図中点線は従来の特性、実線は本実
施例による特性を示したものである。
【００５９】同図から明らかなように、ゲート電位が負
の場合にドレイン電流が流れていないことが判明する。
の場合にドレイン電流が流れていないことが判明する。
【００６０】なお、図９（ｂ）はＰ型の薄膜トランジス
タ素子（ＴＦＴ）を形成する場合においても同様な効果
を奏することを示したものである。
タ素子（ＴＦＴ）を形成する場合においても同様な効果
を奏することを示したものである。
【００６１】以上示したことから明らかなように、本実
施例による液晶表示基板の製造方法によれば、ゲート電
極の少なくともチャンネル幅に対応する辺部を覆ってマ
スクを形成した後に不純物の打ち込みをおこなっている
ことから、これによって形成されるソースおよびドレイ
ンの各領域はゲート電極に対してオフセット構造とな
る。これにより、薄膜トランジスタ素子のドレインが引
き起こすブレイクダウンの発生を防止できるようにな
る。
施例による液晶表示基板の製造方法によれば、ゲート電
極の少なくともチャンネル幅に対応する辺部を覆ってマ
スクを形成した後に不純物の打ち込みをおこなっている
ことから、これによって形成されるソースおよびドレイ
ンの各領域はゲート電極に対してオフセット構造とな
る。これにより、薄膜トランジスタ素子のドレインが引
き起こすブレイクダウンの発生を防止できるようにな
る。
【００６２】そして、前記マスクは表示領域以外の領域
において形成過程にあるコンプリメンタリＭＯＳ型トラ
ンジスタのうちの一方のＭＯＳ型トランジスタ（薄膜ト
ランジスタと異なる導電型のトランジスタ）を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
において形成過程にあるコンプリメンタリＭＯＳ型トラ
ンジスタのうちの一方のＭＯＳ型トランジスタ（薄膜ト
ランジスタと異なる導電型のトランジスタ）を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
【００６３】なお、上述した液晶表示基板は図８に示し
たように薄膜トランジスタ素子が一画素に対して一個の
ものについて説明したものであるが、これに限らず、図
１０に示すように二個備えたものにあっても適用できる
ことはいうまでもない。
たように薄膜トランジスタ素子が一画素に対して一個の
ものについて説明したものであるが、これに限らず、図
１０に示すように二個備えたものにあっても適用できる
ことはいうまでもない。
【００６４】また、図１０に示す実施例によれば、画素
電極ＣＬｃに接続される保持容量素子Ｃａｄｄの画素電
極ＣＬｃに接続されない側の電極を介して隣の画素のゲ
ート信号線に接続されるので、図８に示す実施例と異な
って、容量線が不要となる。従って、図１０の実施例で
は、容量線がなくなった分、開口率が広がり、製造工程
が簡略化される等の効果を有する。
電極ＣＬｃに接続される保持容量素子Ｃａｄｄの画素電
極ＣＬｃに接続されない側の電極を介して隣の画素のゲ
ート信号線に接続されるので、図８に示す実施例と異な
って、容量線が不要となる。従って、図１０の実施例で
は、容量線がなくなった分、開口率が広がり、製造工程
が簡略化される等の効果を有する。
【００６５】
【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示基板の製造方法によれば、従来の
製造工数を全く増大することなく、表示領域内に形成さ
れている薄膜トランジスタ素子のドレインが引き起こす
ブレイクダウンの発生を防止できるようになる。
本発明による液晶表示基板の製造方法によれば、従来の
製造工数を全く増大することなく、表示領域内に形成さ
れている薄膜トランジスタ素子のドレインが引き起こす
ブレイクダウンの発生を防止できるようになる。
【図１】（ａ）ないし（ｅ）は、本発明による液晶表示
基板の製造方法の一実施例を示す第一図である。
基板の製造方法の一実施例を示す第一図である。
【図２】（ａ）ないし（ｄ）は、本発明による液晶表示
基板の製造方法の一実施例を示す第二図である。
基板の製造方法の一実施例を示す第二図である。
【図３】（ａ）ないし（ｄ）は、本発明による液晶表示
基板の製造方法の一実施例を示す第三図である。
基板の製造方法の一実施例を示す第三図である。
【図４】（ａ）ないし（ｄ）は、本発明による液晶表示
基板の製造方法の一実施例を示す第四図である。
基板の製造方法の一実施例を示す第四図である。
【図５】本発明による液晶表示基板の製造方法の詳細を
示す説明図である。
示す説明図である。
【図６】本発明が適用される液晶表示基板の表示領域外
に形成される回路を示した図である。
に形成される回路を示した図である。
【図７】本発明が適用される液晶表示基板の表示領域外
に形成される回路を示した図である。
に形成される回路を示した図である。
【図８】本発明が適用される液晶表示基板の表示領域内
に形成される回路を示した図である。
に形成される回路を示した図である。
【図９】本発明による液晶表示基板の製造方法の効果を
示す説明図である。
示す説明図である。
【図１０】本発明による液晶表示基板の製造方法の他の
実施例を示す説明図である。
実施例を示す説明図である。
ＴＦＴ 薄膜トランジスタ素子 ７、７Ａ フォトレジスト Ｓ ソース領域 Ｄ ドレイン領域
Claims (1)
- 【請求項１】 一方の透明基板の面に表示領域とそれ以
外の領域を有し、前記表示領域にはその各画素に対応し
たＭＯＳ型トランジスタが形成されているとともに液晶
を介して他方の透明基板が対向配置され、前記表示領域
以外の領域にはコンプリメンタリＭＯＳ型トランジスタ
を含む回路が形成されている液晶表示基板において、 前記表示領域のＭＯＳ型トランジスタのソースおよびド
レインの各領域をそのゲート電極をマスクとして不純物
の打ち込みで形成する際に、前記表示領域以外の領域の
コンプリメンタリＭＯＳ型トランジスタのうちの一方の
ＭＯＳ型トランジスタを覆って形成するマスクと同一か
つ同工程で少なくとも前記ゲート電極のチャネル幅に対
応する辺部を覆ってマスクを形成した後に、前記不純物
の打ち込みで前記ソースおよびドレインの各領域を形成
することを特徴とする液晶表示基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559694A JP3678437B2 (ja) | 1994-03-16 | 1994-03-16 | 液晶表示装置の製造方法および液晶表示装置 |
| US08/404,462 US5506165A (en) | 1994-03-16 | 1995-03-15 | Method of manufacturing liquid-crystal display panel |
| KR19950005400A KR950027445A (ja) | 1994-03-16 | 1995-03-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4559694A JP3678437B2 (ja) | 1994-03-16 | 1994-03-16 | 液晶表示装置の製造方法および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254711A true JPH07254711A (ja) | 1995-10-03 |
| JP3678437B2 JP3678437B2 (ja) | 2005-08-03 |
Family
ID=12723739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4559694A Expired - Lifetime JP3678437B2 (ja) | 1994-03-16 | 1994-03-16 | 液晶表示装置の製造方法および液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506165A (ja) |
| JP (1) | JP3678437B2 (ja) |
| KR (1) | KR950027445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437475B1 (ko) * | 2001-04-13 | 2004-06-23 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치용 표시 소자 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US7271410B2 (en) * | 1995-03-28 | 2007-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit |
| JPH08264802A (ja) * | 1995-03-28 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
| JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| US6492190B2 (en) | 1998-10-05 | 2002-12-10 | Sony Corporation | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device |
| US20030078658A1 (en) * | 2001-01-25 | 2003-04-24 | Gholam-Reza Zadno-Azizi | Single-piece accomodating intraocular lens system |
| JP2004045576A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 液晶表示装置及びその製造方法 |
| CN100395884C (zh) * | 2003-11-07 | 2008-06-18 | 友达光电股份有限公司 | 形成cmos晶体管的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
| US5256562A (en) * | 1990-12-31 | 1993-10-26 | Kopin Corporation | Method for manufacturing a semiconductor device using a circuit transfer film |
| KR960001941B1 (ko) * | 1992-11-10 | 1996-02-08 | 재단법인한국전자통신연구소 | 평면 디스플레이 장치 |
-
1994
- 1994-03-16 JP JP4559694A patent/JP3678437B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-15 US US08/404,462 patent/US5506165A/en not_active Expired - Lifetime
- 1995-03-16 KR KR19950005400A patent/KR950027445A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437475B1 (ko) * | 2001-04-13 | 2004-06-23 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치용 표시 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950027445A (ja) | 1995-10-16 |
| US5506165A (en) | 1996-04-09 |
| JP3678437B2 (ja) | 2005-08-03 |
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