JPH0697441A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0697441A JPH0697441A JP26917392A JP26917392A JPH0697441A JP H0697441 A JPH0697441 A JP H0697441A JP 26917392 A JP26917392 A JP 26917392A JP 26917392 A JP26917392 A JP 26917392A JP H0697441 A JPH0697441 A JP H0697441A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造の２つの薄膜トランジスタの一方
の低濃度不純物ソース・ドレイン領域の不純物濃度を他
方のそれよりも大きくする際、不純物注入工程を簡略化
する。 【構成】 ポリシリコン薄膜４１上にフォトレジストマ
スク４３を形成する。次に、ハードマスク４７を用いて
一の薄膜トランジスタ形成領域におけるポリシリコン薄
膜４１にリンイオンをある低濃度で注入する。次に、別
のハードマスク４９を用いて他の薄膜トランジスタ形成
領域におけるポリシリコン薄膜４１にリンイオンを前記
ある低濃度とは異なる低濃度で注入する。この後、フォ
トレジストマスク４３を除去する。この場合、フォトレ
ジストマスク４３を共通に使用しているので、フォトレ
ジストマスク形成工程およびその除去工程を１回分だけ
減らすことができる。次に、別のフォトレジストマスク
５２を形成し、リンイオンを高濃度で注入する。
の低濃度不純物ソース・ドレイン領域の不純物濃度を他
方のそれよりも大きくする際、不純物注入工程を簡略化
する。 【構成】 ポリシリコン薄膜４１上にフォトレジストマ
スク４３を形成する。次に、ハードマスク４７を用いて
一の薄膜トランジスタ形成領域におけるポリシリコン薄
膜４１にリンイオンをある低濃度で注入する。次に、別
のハードマスク４９を用いて他の薄膜トランジスタ形成
領域におけるポリシリコン薄膜４１にリンイオンを前記
ある低濃度とは異なる低濃度で注入する。この後、フォ
トレジストマスク４３を除去する。この場合、フォトレ
ジストマスク４３を共通に使用しているので、フォトレ
ジストマスク形成工程およびその除去工程を１回分だけ
減らすことができる。次に、別のフォトレジストマスク
５２を形成し、リンイオンを高濃度で注入する。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリクス型液晶表示
装置には、マトリクス回路部とこのマトリクス回路部を
駆動する周辺駆動回路部とを電界効果型の薄膜トランジ
スタで形成したマトリクス回路駆動装置を備えたものが
ある。図８は従来のこのようなマトリクス回路駆動装置
の回路構成の一例を示したものである。このマトリクス
回路駆動装置は、マトリクス回路部１、アドレスバスド
ライバとしての一方の周辺駆動回路部２、データバスド
ライバとしての他方の周辺駆動回路部３を備えている。
このうちマトリクス回路部１は、行方向に走査電極４が
列方向に表示電極５がそれぞれ設けられ、走査電極４と
表示電極５との各交点に対応する各画素（液晶）６ごと
にマトリクス回路部用薄膜トランジスタ７が設けられた
構造となっている。一方の周辺駆動回路部２は、走査電
極４の一端部に接続された一方の周辺駆動回路部用薄膜
トランジスタ（図示せず）を備えている。他方の周辺駆
動回路部３は、表示電極５の一端部に接続された他方の
周辺駆動回路部用薄膜トランジスタを備えている。そし
て、マトリクス回路部用薄膜トランジスタ７がオンにな
ると、画素６の静電容量部に表示データが電荷の形で書
き込まれ、マトリクス回路部用薄膜トランジスタ７がオ
フになると、書き込まれた電荷により所定時間画素６が
駆動されるようになっている。
装置には、マトリクス回路部とこのマトリクス回路部を
駆動する周辺駆動回路部とを電界効果型の薄膜トランジ
スタで形成したマトリクス回路駆動装置を備えたものが
ある。図８は従来のこのようなマトリクス回路駆動装置
の回路構成の一例を示したものである。このマトリクス
回路駆動装置は、マトリクス回路部１、アドレスバスド
ライバとしての一方の周辺駆動回路部２、データバスド
ライバとしての他方の周辺駆動回路部３を備えている。
このうちマトリクス回路部１は、行方向に走査電極４が
列方向に表示電極５がそれぞれ設けられ、走査電極４と
表示電極５との各交点に対応する各画素（液晶）６ごと
にマトリクス回路部用薄膜トランジスタ７が設けられた
構造となっている。一方の周辺駆動回路部２は、走査電
極４の一端部に接続された一方の周辺駆動回路部用薄膜
トランジスタ（図示せず）を備えている。他方の周辺駆
動回路部３は、表示電極５の一端部に接続された他方の
周辺駆動回路部用薄膜トランジスタを備えている。そし
て、マトリクス回路部用薄膜トランジスタ７がオンにな
ると、画素６の静電容量部に表示データが電荷の形で書
き込まれ、マトリクス回路部用薄膜トランジスタ７がオ
フになると、書き込まれた電荷により所定時間画素６が
駆動されるようになっている。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ような薄膜トランジスタデバイスでは、マトリクス回路
部１を構成する薄膜トランジスタ７と、周辺駆動回路部
２、３を構成する薄膜トランジスタとは、同一構造に形
成されているものであった。したがって、薄膜トランジ
スタのスイッチング速度、カットオフ電流などのトラン
ジスタの諸特性は同一であった。しかして、近年、アク
ティブマトリクス型液晶表示装置は極めて高精細の表示
を求められており、マトリクス回路部１および周辺駆動
回路部２、３を構成する薄膜トランジスタを膨大な員数
に増大する必要性が生じている。しかし、薄膜トランジ
スタの員数が増加するにつれ、装置全体において消費さ
れる消費電流が増大する。この対処として、マトリクス
回路部用薄膜トランジスタ７のカットオフ電流を小さく
抑えなければならない。一方、薄膜トランジスタの員数
が増大するに応じて周辺駆動回路部用薄膜トランジスタ
を高速にスイッチングする必要が生じる。しかしなが
ら、薄膜トランジスタは、周知の如く、スイッチング速
度を早めるためにはオン電流を増大しなければならず、
オン電流の増大は、カットオフ電流を増大する、という
特性を有するから、上記２つの要求を満足することはで
きないものである。この発明の目的は、周辺駆動回路部
用薄膜トランジスタのオン電流を十分に高くすることが
できるとともに、マトリクス回路部用薄膜トランジスタ
のカットオフ電流を十分に低くすることのできる薄膜ト
ランジスタの製造方法を提供することにある。
ような薄膜トランジスタデバイスでは、マトリクス回路
部１を構成する薄膜トランジスタ７と、周辺駆動回路部
２、３を構成する薄膜トランジスタとは、同一構造に形
成されているものであった。したがって、薄膜トランジ
スタのスイッチング速度、カットオフ電流などのトラン
ジスタの諸特性は同一であった。しかして、近年、アク
ティブマトリクス型液晶表示装置は極めて高精細の表示
を求められており、マトリクス回路部１および周辺駆動
回路部２、３を構成する薄膜トランジスタを膨大な員数
に増大する必要性が生じている。しかし、薄膜トランジ
スタの員数が増加するにつれ、装置全体において消費さ
れる消費電流が増大する。この対処として、マトリクス
回路部用薄膜トランジスタ７のカットオフ電流を小さく
抑えなければならない。一方、薄膜トランジスタの員数
が増大するに応じて周辺駆動回路部用薄膜トランジスタ
を高速にスイッチングする必要が生じる。しかしなが
ら、薄膜トランジスタは、周知の如く、スイッチング速
度を早めるためにはオン電流を増大しなければならず、
オン電流の増大は、カットオフ電流を増大する、という
特性を有するから、上記２つの要求を満足することはで
きないものである。この発明の目的は、周辺駆動回路部
用薄膜トランジスタのオン電流を十分に高くすることが
できるとともに、マトリクス回路部用薄膜トランジスタ
のカットオフ電流を十分に低くすることのできる薄膜ト
ランジスタの製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、半導体薄膜
の一の薄膜トランジスタ用不純物領域を形成すべき部分
および他の薄膜トランジスタ用不純物領域を形成すべき
部分に対応する箇所に開口部を有するレジストマスクを
前記半導体薄膜の上面に形成し、前記一の薄膜トランジ
スタ用不純物領域を形成すべき部分を覆うとともに前記
他の薄膜トランジスタ用不純物領域を形成すべき部分に
対応する箇所に開口部を有するハードマスクを用いて、
前記他の薄膜トランジスタ用不純物領域を形成すべき部
分に不純物をある濃度で注入し、前記他の薄膜トランジ
スタ用不純物領域を形成すべき部分を覆うとともに前記
一の薄膜トランジスタ用不純物領域を形成すべき部分に
対応する箇所に開口部を有するハードマスクを用いて、
前記一の薄膜トランジスタ用不純物領域を形成すべき部
分に不純物を前記ある濃度とは異なる濃度で注入するよ
うにしたものである。
の一の薄膜トランジスタ用不純物領域を形成すべき部分
および他の薄膜トランジスタ用不純物領域を形成すべき
部分に対応する箇所に開口部を有するレジストマスクを
前記半導体薄膜の上面に形成し、前記一の薄膜トランジ
スタ用不純物領域を形成すべき部分を覆うとともに前記
他の薄膜トランジスタ用不純物領域を形成すべき部分に
対応する箇所に開口部を有するハードマスクを用いて、
前記他の薄膜トランジスタ用不純物領域を形成すべき部
分に不純物をある濃度で注入し、前記他の薄膜トランジ
スタ用不純物領域を形成すべき部分を覆うとともに前記
一の薄膜トランジスタ用不純物領域を形成すべき部分に
対応する箇所に開口部を有するハードマスクを用いて、
前記一の薄膜トランジスタ用不純物領域を形成すべき部
分に不純物を前記ある濃度とは異なる濃度で注入するよ
うにしたものである。
【０００５】
【作用】この発明によれば、いずれか一方の薄膜トラン
ジスタの不純物濃度を他方の薄膜トランジスタの不純物
濃度よりも大きくすることができる。この結果、この発
明をマトリクス回路駆動装置に適用した場合には、周辺
駆動回路部に形成される薄膜トランジスタの不純物濃度
をマトリクス回路部に形成される薄膜トランジスタの不
純物濃度よりも大きくすることができ、これにより周辺
駆動回路部用薄膜トランジスタのオン電流を十分に高く
することができるとともに、マトリクス回路部用薄膜ト
ランジスタのカットオフ電流を十分に低くすることがで
きる。また、この発明によれば、不純物をある濃度で注
入する工程とこのある濃度とは異なる濃度で注入する工
程の２回の不純物注入工程を行なうこととなるが、２つ
のハードマスクを用いて１つのレジストマスクを共通に
使用しているので、先の不純物注入工程で使用したレジ
ストマスクを後の不純物注入工程でも使用することがで
き、したがってレジストマスク形成工程およびその除去
工程を１回分だけ減らすことができ、ひいては不純物注
入工程を簡略化することができる。
ジスタの不純物濃度を他方の薄膜トランジスタの不純物
濃度よりも大きくすることができる。この結果、この発
明をマトリクス回路駆動装置に適用した場合には、周辺
駆動回路部に形成される薄膜トランジスタの不純物濃度
をマトリクス回路部に形成される薄膜トランジスタの不
純物濃度よりも大きくすることができ、これにより周辺
駆動回路部用薄膜トランジスタのオン電流を十分に高く
することができるとともに、マトリクス回路部用薄膜ト
ランジスタのカットオフ電流を十分に低くすることがで
きる。また、この発明によれば、不純物をある濃度で注
入する工程とこのある濃度とは異なる濃度で注入する工
程の２回の不純物注入工程を行なうこととなるが、２つ
のハードマスクを用いて１つのレジストマスクを共通に
使用しているので、先の不純物注入工程で使用したレジ
ストマスクを後の不純物注入工程でも使用することがで
き、したがってレジストマスク形成工程およびその除去
工程を１回分だけ減らすことができ、ひいては不純物注
入工程を簡略化することができる。
【０００６】
【実施例】図１はこの発明の一実施例を適用したマトリ
クス回路駆動装置の要部を示したものである。このマト
リクス回路駆動装置では、ガラスなどからなる透明基板
１１の上面の各所定の個所にＮＭＯＳ薄膜トランジスタ
からなるマトリクス回路部用薄膜トランジスタ１２およ
びＣＭＯＳ薄膜トランジスタからなる周辺駆動回路部用
薄膜トランジスタ１３が設けられている。ＣＭＯＳ薄膜
トランジスタからなる周辺駆動回路部用薄膜トランジス
タ１３はＮＭＯＳ薄膜トランジスタ１４とＰＭＯＳ薄膜
トランジスタ１５とからなっている。
クス回路駆動装置の要部を示したものである。このマト
リクス回路駆動装置では、ガラスなどからなる透明基板
１１の上面の各所定の個所にＮＭＯＳ薄膜トランジスタ
からなるマトリクス回路部用薄膜トランジスタ１２およ
びＣＭＯＳ薄膜トランジスタからなる周辺駆動回路部用
薄膜トランジスタ１３が設けられている。ＣＭＯＳ薄膜
トランジスタからなる周辺駆動回路部用薄膜トランジス
タ１３はＮＭＯＳ薄膜トランジスタ１４とＰＭＯＳ薄膜
トランジスタ１５とからなっている。
【０００７】薄膜トランジスタ１２、１４、１５は、透
明基板１１の上面の各所定の個所にそれぞれパターン形
成された半導体薄膜２１、２２、２３を備えている。薄
膜トランジスタ１２、１４、１５はＬＤＤ(Lightly Dop
ed Drain）構造となっている。すなわち、各薄膜トラン
ジスタ１２、１４、１５の半導体薄膜２１、２２、２３
の中央部はチャネル領域２１ａ、２２ａ、２３ａとさ
れ、その両側は低濃度不純物領域からなるソース・ドレ
イン領域２１ｂ、２２ｂ、２３ｂとされ、さらにその両
側は高濃度不純物領域からなるソース・ドレイン領域２
１ｃ、２２ｃ、２３ｃとされている。半導体薄膜２１、
２２、２３および透明基板１１の全表面にはゲート絶縁
膜２４が形成され、チャネル領域２１ａ、２２ａ、２３
ａに対応する部分のゲート絶縁膜２４の上面にはゲート
電極２５、２６、２７がパターン形成されている。ゲー
ト絶縁膜２４の上面の所定の個所にはＩＴＯからなる透
明電極（走査電極および表示電極）２８がパターン形成
されている。ゲート絶縁膜２４、ゲート電極２５、２
６、２７および透明電極２８の全表面には層間絶縁膜２
９が形成されている。高濃度不純物ソース・ドレイン領
域２１ｃ、２２ｃ、２３ｃおよび透明電極２８の一端部
に対応する部分における層間絶縁膜２９およびゲート絶
縁膜２４にはコンタクトホール３０が形成され、これら
コンタクトホール３０および層間絶縁膜２９の上面の所
定の個所にはソース・ドレイン電極３１がパターン形成
されている。この場合、マトリクス回路部用薄膜トラン
ジスタ１２における一方のソース・ドレイン電極３１は
透明電極２８の一端部と接続されている。また、ＣＭＯ
Ｓ薄膜トランジスタからなる周辺駆動回路部用薄膜トラ
ンジスタ１３における所定の１つのソース・ドレイン電
極３１は、ＮＭＯＳ薄膜トランジスタ１４とＰＭＯＳ薄
膜トランジスタ１５の各一方の高濃度不純物ソース・ド
レイン領域２２ｃ、２３ｃ同士を接続している。
明基板１１の上面の各所定の個所にそれぞれパターン形
成された半導体薄膜２１、２２、２３を備えている。薄
膜トランジスタ１２、１４、１５はＬＤＤ(Lightly Dop
ed Drain）構造となっている。すなわち、各薄膜トラン
ジスタ１２、１４、１５の半導体薄膜２１、２２、２３
の中央部はチャネル領域２１ａ、２２ａ、２３ａとさ
れ、その両側は低濃度不純物領域からなるソース・ドレ
イン領域２１ｂ、２２ｂ、２３ｂとされ、さらにその両
側は高濃度不純物領域からなるソース・ドレイン領域２
１ｃ、２２ｃ、２３ｃとされている。半導体薄膜２１、
２２、２３および透明基板１１の全表面にはゲート絶縁
膜２４が形成され、チャネル領域２１ａ、２２ａ、２３
ａに対応する部分のゲート絶縁膜２４の上面にはゲート
電極２５、２６、２７がパターン形成されている。ゲー
ト絶縁膜２４の上面の所定の個所にはＩＴＯからなる透
明電極（走査電極および表示電極）２８がパターン形成
されている。ゲート絶縁膜２４、ゲート電極２５、２
６、２７および透明電極２８の全表面には層間絶縁膜２
９が形成されている。高濃度不純物ソース・ドレイン領
域２１ｃ、２２ｃ、２３ｃおよび透明電極２８の一端部
に対応する部分における層間絶縁膜２９およびゲート絶
縁膜２４にはコンタクトホール３０が形成され、これら
コンタクトホール３０および層間絶縁膜２９の上面の所
定の個所にはソース・ドレイン電極３１がパターン形成
されている。この場合、マトリクス回路部用薄膜トラン
ジスタ１２における一方のソース・ドレイン電極３１は
透明電極２８の一端部と接続されている。また、ＣＭＯ
Ｓ薄膜トランジスタからなる周辺駆動回路部用薄膜トラ
ンジスタ１３における所定の１つのソース・ドレイン電
極３１は、ＮＭＯＳ薄膜トランジスタ１４とＰＭＯＳ薄
膜トランジスタ１５の各一方の高濃度不純物ソース・ド
レイン領域２２ｃ、２３ｃ同士を接続している。
【０００８】ところで、このマトリクス回路駆動装置で
は、周辺駆動回路部用薄膜トランジスタ１３を構成する
ＮＭＯＳ薄膜トランジスタ１４の低濃度不純物ソース・
ドレイン領域２２ｂの不純物濃度がマトリクス回路部用
薄膜トランジスタ１２の低濃度不純物ソース・ドレイン
領域２１ｂの不純物濃度よりも大きくなっているが、こ
れについては後で説明する。
は、周辺駆動回路部用薄膜トランジスタ１３を構成する
ＮＭＯＳ薄膜トランジスタ１４の低濃度不純物ソース・
ドレイン領域２２ｂの不純物濃度がマトリクス回路部用
薄膜トランジスタ１２の低濃度不純物ソース・ドレイン
領域２１ｂの不純物濃度よりも大きくなっているが、こ
れについては後で説明する。
【０００９】次に、このマトリクス回路駆動装置の製造
方法について図２〜図４を順に参照しながら説明する。
まず、図２（Ａ）に示すように、透明基板１１の上面全
体にプラズマＣＶＤ法により半導体薄膜２１、２２、２
３を形成するためのポリシリコン薄膜４１を５００Å程
度の厚さに堆積する。次に、ポリシリコン薄膜４１の上
面に、ＮＭＯＳ薄膜トランジスタからなるマトリクス回
路部用薄膜トランジスタ１２のソース・ドレイン領域２
１ｂ、２１ｃを形成すべき部分および周辺駆動回路部用
薄膜トランジスタ１３のＮＭＯＳ薄膜トランジスタ１４
のソース・ドレイン領域２２ｂ、２２ｃを形成すべき部
分に対応する箇所に開口部４２を有するフォトレジスト
マスク４３を形成する。
方法について図２〜図４を順に参照しながら説明する。
まず、図２（Ａ）に示すように、透明基板１１の上面全
体にプラズマＣＶＤ法により半導体薄膜２１、２２、２
３を形成するためのポリシリコン薄膜４１を５００Å程
度の厚さに堆積する。次に、ポリシリコン薄膜４１の上
面に、ＮＭＯＳ薄膜トランジスタからなるマトリクス回
路部用薄膜トランジスタ１２のソース・ドレイン領域２
１ｂ、２１ｃを形成すべき部分および周辺駆動回路部用
薄膜トランジスタ１３のＮＭＯＳ薄膜トランジスタ１４
のソース・ドレイン領域２２ｂ、２２ｃを形成すべき部
分に対応する箇所に開口部４２を有するフォトレジスト
マスク４３を形成する。
【００１０】次に、図５に示すように、マトリクス回路
部を形成すべき部分４４を覆うとともに周辺駆動回路部
を形成すべき部分４５に対応する箇所に開口部４６を有
するハードマスク４７を用いて、図２（Ａ）に示すよう
に、周辺駆動回路部用薄膜トランジスタ１３のＮＭＯＳ
薄膜トランジスタ１４のソース・ドレイン領域２２ｂ、
２２ｃを形成すべき部分のポリシリコン薄膜４１に、リ
ンイオンを加速エネルギ１３０ｋｅＶ、ドーズ量５×１
０13ａｔｍ／ｃｍ2の条件で注入する。この場合、マト
リクス回路部を形成すべき部分４４と周辺駆動回路部を
形成すべき部分４５は比較的大きなエリアで区分されて
いるので、ハードマスク４７の寸法精度としては０．１
〜１．０ｍｍ程度であればよい。
部を形成すべき部分４４を覆うとともに周辺駆動回路部
を形成すべき部分４５に対応する箇所に開口部４６を有
するハードマスク４７を用いて、図２（Ａ）に示すよう
に、周辺駆動回路部用薄膜トランジスタ１３のＮＭＯＳ
薄膜トランジスタ１４のソース・ドレイン領域２２ｂ、
２２ｃを形成すべき部分のポリシリコン薄膜４１に、リ
ンイオンを加速エネルギ１３０ｋｅＶ、ドーズ量５×１
０13ａｔｍ／ｃｍ2の条件で注入する。この場合、マト
リクス回路部を形成すべき部分４４と周辺駆動回路部を
形成すべき部分４５は比較的大きなエリアで区分されて
いるので、ハードマスク４７の寸法精度としては０．１
〜１．０ｍｍ程度であればよい。
【００１１】次に、図６に示すように、周辺駆動回路部
を形成すべき部分４５を覆うとともにマトリクス回路部
を形成すべき部分４４に対応する箇所に開口部４８を有
するハードマスク４９を用いて、図２（Ｂ）に示すよう
に、マトリクス回路部用薄膜トランジスタ１２のソース
・ドレイン領域２１ｂ、２１ｃを形成すべき部分のポリ
シリコン薄膜４１に、リンイオンを加速エネルギ１３０
ｋｅＶ、ドーズ量１×１０13ａｔｍ／ｃｍ2の条件で注
入する。この場合も、ハードマスク４９の寸法精度とし
ては０．１〜１．０ｍｍ程度であればよい。この後、フ
ォトレジストマスク４３を除去する。
を形成すべき部分４５を覆うとともにマトリクス回路部
を形成すべき部分４４に対応する箇所に開口部４８を有
するハードマスク４９を用いて、図２（Ｂ）に示すよう
に、マトリクス回路部用薄膜トランジスタ１２のソース
・ドレイン領域２１ｂ、２１ｃを形成すべき部分のポリ
シリコン薄膜４１に、リンイオンを加速エネルギ１３０
ｋｅＶ、ドーズ量１×１０13ａｔｍ／ｃｍ2の条件で注
入する。この場合も、ハードマスク４９の寸法精度とし
ては０．１〜１．０ｍｍ程度であればよい。この後、フ
ォトレジストマスク４３を除去する。
【００１２】次に、図２（Ｃ）に示すように、ポリシリ
コン薄膜４１の上面に、ＮＭＯＳ薄膜トランジスタから
なるマトリクス回路部用薄膜トランジスタ１２の高濃度
不純物ソース・ドレイン領域２１ｃを形成すべき部分お
よび周辺駆動回路部用薄膜トランジスタ１３のＮＭＯＳ
薄膜トランジスタ１４の高濃度不純物ソース・ドレイン
領域２２ｃを形成すべき部分に対応する箇所に開口部５
１を有するフォトレジストマスク５２を形成する。次
に、マトリクス回路部用薄膜トランジスタ１２の高濃度
不純物ソース・ドレイン領域２１ｃおよび周辺駆動回路
部用薄膜トランジスタ１３のＮＭＯＳ薄膜トランジスタ
１４の高濃度不純物ソース・ドレイン領域２２ｃを形成
すべき部分のポリシリコン薄膜４１に、リンイオンを加
速エネルギ１３０ｋｅＶ、ドーズ量３×１０15ａｔｍ／
ｃｍ2の条件で注入する。この後、フォトレジストマス
ク５２を除去する。
コン薄膜４１の上面に、ＮＭＯＳ薄膜トランジスタから
なるマトリクス回路部用薄膜トランジスタ１２の高濃度
不純物ソース・ドレイン領域２１ｃを形成すべき部分お
よび周辺駆動回路部用薄膜トランジスタ１３のＮＭＯＳ
薄膜トランジスタ１４の高濃度不純物ソース・ドレイン
領域２２ｃを形成すべき部分に対応する箇所に開口部５
１を有するフォトレジストマスク５２を形成する。次
に、マトリクス回路部用薄膜トランジスタ１２の高濃度
不純物ソース・ドレイン領域２１ｃおよび周辺駆動回路
部用薄膜トランジスタ１３のＮＭＯＳ薄膜トランジスタ
１４の高濃度不純物ソース・ドレイン領域２２ｃを形成
すべき部分のポリシリコン薄膜４１に、リンイオンを加
速エネルギ１３０ｋｅＶ、ドーズ量３×１０15ａｔｍ／
ｃｍ2の条件で注入する。この後、フォトレジストマス
ク５２を除去する。
【００１３】次に、図３に示すように、ポリシリコン薄
膜４１の上面に、周辺駆動回路部用薄膜トランジスタ１
３のＰＭＯＳ薄膜トランジスタ１５のソース・ドレイン
領域２３ｂ、２３ｃを形成すべき部分に対応する箇所に
開口部５３を有するフォトレジストマスク５４を形成す
る。次に、周辺駆動回路部用薄膜トランジスタ１３のＰ
ＭＯＳ薄膜トランジスタ１５のソース・ドレイン領域２
３ｂ、２３ｃを形成すべき部分のポリシリコン薄膜４１
に、ボロンイオンを加速エネルギ４０ｋｅＶ、ドーズ量
５×１０13ａｔｍ／ｃｍ2の条件で注入する。この後、
フォトレジストマスク５４を除去する。
膜４１の上面に、周辺駆動回路部用薄膜トランジスタ１
３のＰＭＯＳ薄膜トランジスタ１５のソース・ドレイン
領域２３ｂ、２３ｃを形成すべき部分に対応する箇所に
開口部５３を有するフォトレジストマスク５４を形成す
る。次に、周辺駆動回路部用薄膜トランジスタ１３のＰ
ＭＯＳ薄膜トランジスタ１５のソース・ドレイン領域２
３ｂ、２３ｃを形成すべき部分のポリシリコン薄膜４１
に、ボロンイオンを加速エネルギ４０ｋｅＶ、ドーズ量
５×１０13ａｔｍ／ｃｍ2の条件で注入する。この後、
フォトレジストマスク５４を除去する。
【００１４】次に、図４に示すように、ポリシリコン薄
膜４１の上面に、周辺駆動回路部用薄膜トランジスタ１
３のＰＭＯＳ薄膜トランジスタ１５の高濃度不純物ソー
ス・ドレイン領域２３ｃを形成すべき部分に対応する箇
所に開口部５５を有するフォトレジストマスク５６を形
成する。次に、周辺駆動回路部用薄膜トランジスタ１３
のＰＭＯＳ薄膜トランジスタ１５の高濃度不純物ソース
・ドレイン領域２３ｃを形成すべき部分のポリシリコン
薄膜４１に、ボロンイオンを加速エネルギ４０ｋｅＶ、
ドーズ量１×１０15ａｔｍ／ｃｍ2の条件で注入する。
この後、フォトレジストマスク５６を除去する。
膜４１の上面に、周辺駆動回路部用薄膜トランジスタ１
３のＰＭＯＳ薄膜トランジスタ１５の高濃度不純物ソー
ス・ドレイン領域２３ｃを形成すべき部分に対応する箇
所に開口部５５を有するフォトレジストマスク５６を形
成する。次に、周辺駆動回路部用薄膜トランジスタ１３
のＰＭＯＳ薄膜トランジスタ１５の高濃度不純物ソース
・ドレイン領域２３ｃを形成すべき部分のポリシリコン
薄膜４１に、ボロンイオンを加速エネルギ４０ｋｅＶ、
ドーズ量１×１０15ａｔｍ／ｃｍ2の条件で注入する。
この後、フォトレジストマスク５６を除去する。
【００１５】次に、図示していないが、ＸｅＣｌエキシ
マレーザを照射して注入した不純物を活性化し、次いで
フォトリソグラフィ技術により不要な部分のポリシリコ
ン膜４１をエッチングして除去し、図１に示すように、
透明基板１１の上面の各所定の個所に半導体薄膜２１、
２２、２３をそれぞれパターン形成する。この状態で
は、既に説明したように、イオン注入工程を経ているの
で、半導体薄膜２１、２２、２３の中央部はそれぞれチ
ャネル領域２１ａ、２２ａ、２３ａとされ、その両側は
低濃度不純物ソース・ドレイン領域２１ｂ、２２ｂ、２
３ｂとされ、さらにその両側は高濃度不純物ソース・ド
レイン領域２１ｃ、２２ｃ、２３ｃとされている。この
後、ゲート絶縁膜２４、ゲート電極２５、２６、２７、
透明電極２８、層間絶縁膜２９、コンタクトホール３
０、ソース・ドレイン電極３１を形成すると、図１に示
すマトリクス回路駆動装置が製造される。
マレーザを照射して注入した不純物を活性化し、次いで
フォトリソグラフィ技術により不要な部分のポリシリコ
ン膜４１をエッチングして除去し、図１に示すように、
透明基板１１の上面の各所定の個所に半導体薄膜２１、
２２、２３をそれぞれパターン形成する。この状態で
は、既に説明したように、イオン注入工程を経ているの
で、半導体薄膜２１、２２、２３の中央部はそれぞれチ
ャネル領域２１ａ、２２ａ、２３ａとされ、その両側は
低濃度不純物ソース・ドレイン領域２１ｂ、２２ｂ、２
３ｂとされ、さらにその両側は高濃度不純物ソース・ド
レイン領域２１ｃ、２２ｃ、２３ｃとされている。この
後、ゲート絶縁膜２４、ゲート電極２５、２６、２７、
透明電極２８、層間絶縁膜２９、コンタクトホール３
０、ソース・ドレイン電極３１を形成すると、図１に示
すマトリクス回路駆動装置が製造される。
【００１６】ところで、ＬＤＤ構造の薄膜トランジスタ
では、低濃度不純物ソース・ドレイン領域の不純物濃度
とドレイン電流との関係は図７に示すようになる。この
図から明らかなように、オン電流Ｉonは不純物濃度が増
大するに従って大きくなり、不純物濃度Ｙのところで最
大点近傍に達する。一方、カットオフ電流Ｉoffは不純
物濃度Ｘ（Ｘ＜Ｙ）のところでほぼ最小となり、これよ
りも不純物濃度が増大しても減少しても漸次大きくな
る。
では、低濃度不純物ソース・ドレイン領域の不純物濃度
とドレイン電流との関係は図７に示すようになる。この
図から明らかなように、オン電流Ｉonは不純物濃度が増
大するに従って大きくなり、不純物濃度Ｙのところで最
大点近傍に達する。一方、カットオフ電流Ｉoffは不純
物濃度Ｘ（Ｘ＜Ｙ）のところでほぼ最小となり、これよ
りも不純物濃度が増大しても減少しても漸次大きくな
る。
【００１７】しかるに、このマトリクス回路駆動装置で
は、既に説明したように、薄膜トランジスタ１２の低濃
度不純物ソース・ドレイン領域２１ｂにリンイオンを加
速エネルギ１３０ｋｅＶ、ドーズ量１×１０13ａｔｍ／
ｃｍ2の条件で注入している。したがって、薄膜トラン
ジスタ１４の低濃度不純物ソース・ドレイン領域２２ｂ
の不純物濃度は薄膜トランジスタ１２の低濃度不純物ソ
ース・ドレイン領域２１ｂの不純物濃度よりも大きくな
っている。この場合、薄膜トランジスタ１４の低濃度不
純物ソース・ドレイン領域２２ｂの不純物濃度はオン電
流Ｉonの最大点近傍Ｙに対応する。また、薄膜トランジ
スタ１２の低濃度不純物ソース・ドレイン領域２１ｂの
不純物濃度はカットオフ電流Ｉoffの最小点近傍Ｘに対
応する。したがって、周辺駆動回路部用薄膜トランジス
タ１３を構成するＮＭＯＳ薄膜トランジス１４は、その
オン電流Ｉonが最大、つまり、スイッチング速度が最大
になされている。また、マトリクス回路部用薄膜トラン
ジスタ１２は、そのカットオフ電流Ｉoffが最小になさ
れている。
は、既に説明したように、薄膜トランジスタ１２の低濃
度不純物ソース・ドレイン領域２１ｂにリンイオンを加
速エネルギ１３０ｋｅＶ、ドーズ量１×１０13ａｔｍ／
ｃｍ2の条件で注入している。したがって、薄膜トラン
ジスタ１４の低濃度不純物ソース・ドレイン領域２２ｂ
の不純物濃度は薄膜トランジスタ１２の低濃度不純物ソ
ース・ドレイン領域２１ｂの不純物濃度よりも大きくな
っている。この場合、薄膜トランジスタ１４の低濃度不
純物ソース・ドレイン領域２２ｂの不純物濃度はオン電
流Ｉonの最大点近傍Ｙに対応する。また、薄膜トランジ
スタ１２の低濃度不純物ソース・ドレイン領域２１ｂの
不純物濃度はカットオフ電流Ｉoffの最小点近傍Ｘに対
応する。したがって、周辺駆動回路部用薄膜トランジス
タ１３を構成するＮＭＯＳ薄膜トランジス１４は、その
オン電流Ｉonが最大、つまり、スイッチング速度が最大
になされている。また、マトリクス回路部用薄膜トラン
ジスタ１２は、そのカットオフ電流Ｉoffが最小になさ
れている。
【００１８】また、上述した製造方法では、図２（Ａ）
に示す不純物注入工程と図２（Ｂ）に示す不純物注入工
程を行なう場合、２つのハードマスク４７、４９を用い
て１つのフォトレジストマスク４３を共通に使用してい
るので、図２（Ａ）に示す先の不純物注入工程で使用し
たフォトレジストマスク４３を図２（Ｂ）に示す後の不
純物注入工程でも使用することができ、したがってフォ
トレジストマスク形成工程およびその除去工程を１回分
だけ減らすことができ、ひいては不純物注入工程を簡略
化することができる。
に示す不純物注入工程と図２（Ｂ）に示す不純物注入工
程を行なう場合、２つのハードマスク４７、４９を用い
て１つのフォトレジストマスク４３を共通に使用してい
るので、図２（Ａ）に示す先の不純物注入工程で使用し
たフォトレジストマスク４３を図２（Ｂ）に示す後の不
純物注入工程でも使用することができ、したがってフォ
トレジストマスク形成工程およびその除去工程を１回分
だけ減らすことができ、ひいては不純物注入工程を簡略
化することができる。
【００１９】なお、上記実施例では図２（Ａ）に示す不
純物注入工程を行なった後に図２（Ｂ）に示す不純物注
入工程を行なっているが、これは逆であってもよい。ま
た、上記実施例ではＰＭＯＳ薄膜トランジスタを周辺駆
動回路部のみに形成し、マトリクス回路部には形成しな
い構造としたため、周辺駆動回路部に要求される性能を
満足するように不純物濃度を決定すればよかったが、マ
トリクス回路部にＰＭＯＳ薄膜トランジスタを形成する
場合には、やはり周辺駆動回路部の低濃度不純物ソース
・ドレイン領域の不純物濃度をマトリクス回路部のそれ
よりも大きくすればよい。また、上記実施例ではソース
領域にも低濃度不純物領域を形成した場合で説明した
が、ソース領域には低濃度不純物領域を形成しなくても
よい。さらに、この発明は液晶表示装置に限らず、薄膜
トランジスタメモリやイメージセンサなどにも幅広く適
用することができる。
純物注入工程を行なった後に図２（Ｂ）に示す不純物注
入工程を行なっているが、これは逆であってもよい。ま
た、上記実施例ではＰＭＯＳ薄膜トランジスタを周辺駆
動回路部のみに形成し、マトリクス回路部には形成しな
い構造としたため、周辺駆動回路部に要求される性能を
満足するように不純物濃度を決定すればよかったが、マ
トリクス回路部にＰＭＯＳ薄膜トランジスタを形成する
場合には、やはり周辺駆動回路部の低濃度不純物ソース
・ドレイン領域の不純物濃度をマトリクス回路部のそれ
よりも大きくすればよい。また、上記実施例ではソース
領域にも低濃度不純物領域を形成した場合で説明した
が、ソース領域には低濃度不純物領域を形成しなくても
よい。さらに、この発明は液晶表示装置に限らず、薄膜
トランジスタメモリやイメージセンサなどにも幅広く適
用することができる。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、周辺駆動回路部に形成される薄膜トランジスタの不
純物濃度をマトリクス回路部に形成される薄膜トランジ
スタの不純物濃度よりも大きくなるようにすることがで
きるので、周辺駆動回路部用薄膜トランジスタのオン電
流を十分に高くすることができるとともに、マトリクス
回路部用薄膜トランジスタのカットオフ電流を十分に低
くすることができ、ひいてはスイッチング速度が速い
上、表示品質を向上させることができる。また、２つの
ハードマスクを用いて１つのレジストマスクを共通に使
用しているので、先の不純物注入工程で使用したレジス
トマスクを後の不純物注入工程でも使用することがで
き、したがってレジストマスク形成工程およびその除去
工程を１回分だけ減らすことができ、ひいては不純物注
入工程を簡略化することができる。
ば、周辺駆動回路部に形成される薄膜トランジスタの不
純物濃度をマトリクス回路部に形成される薄膜トランジ
スタの不純物濃度よりも大きくなるようにすることがで
きるので、周辺駆動回路部用薄膜トランジスタのオン電
流を十分に高くすることができるとともに、マトリクス
回路部用薄膜トランジスタのカットオフ電流を十分に低
くすることができ、ひいてはスイッチング速度が速い
上、表示品質を向上させることができる。また、２つの
ハードマスクを用いて１つのレジストマスクを共通に使
用しているので、先の不純物注入工程で使用したレジス
トマスクを後の不純物注入工程でも使用することがで
き、したがってレジストマスク形成工程およびその除去
工程を１回分だけ減らすことができ、ひいては不純物注
入工程を簡略化することができる。
【図１】この発明の一実施例を適用したマトリクス回路
駆動装置の要部の断面図。
駆動装置の要部の断面図。
【図２】同マトリクス回路駆動装置の製造に際し、
（Ａ）は一のハードマスクを用いてリンイオンをある低
濃度で注入した状態の断面図、（Ｂ）は他のハードマス
クを用いて他の低濃度で注入した状態の断面図、（Ｃ）
はリンイオンを高濃度で注入した状態の断面図。
（Ａ）は一のハードマスクを用いてリンイオンをある低
濃度で注入した状態の断面図、（Ｂ）は他のハードマス
クを用いて他の低濃度で注入した状態の断面図、（Ｃ）
はリンイオンを高濃度で注入した状態の断面図。
【図３】同マトリクス回路駆動装置の製造に際し、ボロ
ンイオンを低濃度で注入した状態の断面図。
ンイオンを低濃度で注入した状態の断面図。
【図４】同マトリクス回路駆動装置の製造に際し、ボロ
ンイオンを高濃度で注入した状態の断面図。
ンイオンを高濃度で注入した状態の断面図。
【図５】図２（Ａ）におけるハードマスクの平面図。
【図６】図２（Ｂ）におけるハードマスクの平面図。
【図７】ＬＤＤ構造の薄膜トランジスタにおける低濃度
不純物ソース・ドレイン領域の不純物濃度とドレイン電
流との関係を示す図。
不純物ソース・ドレイン領域の不純物濃度とドレイン電
流との関係を示す図。
【図８】従来のマトリクス回路駆動装置の回路構成の一
例を示す図。
例を示す図。
１１ 透明基板 １２ マトリクス回路部用薄膜トランジスタ １３ 周辺駆動回路部用薄膜トランジスタ ２１、２２、２３ 半導体薄膜 ２１ａ、２２ａ、２３ａ チャネル領域 ２１ｂ、２２ｂ、２３ｂ 低濃度不純物ソース・ドレイ
ン領域 ２１ｃ、２２ｃ、２３ｃ 高濃度不純物ソース・ドレイ
ン領域 ４１ ポリシリコン薄膜 ４３、５２ フォトレジストマスク ４７、４９ ハードマスク
ン領域 ２１ｃ、２２ｃ、２３ｃ 高濃度不純物ソース・ドレイ
ン領域 ４１ ポリシリコン薄膜 ４３、５２ フォトレジストマスク ４７、４９ ハードマスク
Claims (1)
- 【請求項１】 半導体薄膜の一の薄膜トランジスタ用不
純物領域を形成すべき部分および他の薄膜トランジスタ
用不純物領域を形成すべき部分に対応する箇所に開口部
を有するレジストマスクを前記半導体薄膜の上面に形成
し、 前記一の薄膜トランジスタ用不純物領域を形成すべき部
分を覆うとともに前記他の薄膜トランジスタ用不純物領
域を形成すべき部分に対応する箇所に開口部を有するハ
ードマスクを用いて、前記他の薄膜トランジスタ用不純
物領域を形成すべき部分に不純物をある濃度で注入し、 前記他の薄膜トランジスタ用不純物領域を形成すべき部
分を覆うとともに前記一の薄膜トランジスタ用不純物領
域を形成すべき部分に対応する箇所に開口部を有するハ
ードマスクを用いて、前記一の薄膜トランジスタ用不純
物領域を形成すべき部分に不純物を前記ある濃度とは異
なる濃度で注入する、 ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26917392A JP3516166B2 (ja) | 1992-09-14 | 1992-09-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26917392A JP3516166B2 (ja) | 1992-09-14 | 1992-09-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697441A true JPH0697441A (ja) | 1994-04-08 |
| JP3516166B2 JP3516166B2 (ja) | 2004-04-05 |
Family
ID=17468698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26917392A Expired - Fee Related JP3516166B2 (ja) | 1992-09-14 | 1992-09-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3516166B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6690063B2 (en) | 1994-06-14 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor integrated circuit and method for forming the same |
| JP2006303424A (ja) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | 液晶表示装置の薄膜トランジスタの製造方法 |
| JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7745829B2 (en) | 1999-02-23 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and fabrication method thereof |
-
1992
- 1992-09-14 JP JP26917392A patent/JP3516166B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
| US7479657B2 (en) | 1994-06-13 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6690063B2 (en) | 1994-06-14 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor integrated circuit and method for forming the same |
| US7745829B2 (en) | 1999-02-23 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and fabrication method thereof |
| US8030659B2 (en) | 1999-02-23 | 2011-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US9431431B2 (en) | 1999-02-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US9910334B2 (en) | 1999-02-23 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2006303424A (ja) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | 液晶表示装置の薄膜トランジスタの製造方法 |
| JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
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|---|---|
| JP3516166B2 (ja) | 2004-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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