JPH0653507A - 薄膜トランジスタの製造方法およびその薄膜トランジスタを用いた半導体装置 - Google Patents
薄膜トランジスタの製造方法およびその薄膜トランジスタを用いた半導体装置Info
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- JPH0653507A JPH0653507A JP20583692A JP20583692A JPH0653507A JP H0653507 A JPH0653507 A JP H0653507A JP 20583692 A JP20583692 A JP 20583692A JP 20583692 A JP20583692 A JP 20583692A JP H0653507 A JPH0653507 A JP H0653507A
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- Japan
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- film transistor
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ中にイオンドーピング法に
より特定量の不純物を導入し閾電圧を任意に制御可能と
する。 【構成】 非単結晶薄膜に、イオンの生成から導入まで
の経路に質量分離工程を有さないイオン導入法を用いて
薄膜トランジスタの閾電圧制御を行うための不純物を導
入する。なお、上記不純物の導入条件として加速電圧８
０ＫＶ以下あるいは不純物量１０15ion/cm2 以下の条件
を用いることにより制御性良く薄膜トランジスタの閾電
圧を制御する。
より特定量の不純物を導入し閾電圧を任意に制御可能と
する。 【構成】 非単結晶薄膜に、イオンの生成から導入まで
の経路に質量分離工程を有さないイオン導入法を用いて
薄膜トランジスタの閾電圧制御を行うための不純物を導
入する。なお、上記不純物の導入条件として加速電圧８
０ＫＶ以下あるいは不純物量１０15ion/cm2 以下の条件
を用いることにより制御性良く薄膜トランジスタの閾電
圧を制御する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法及びその薄膜トランジスタを用いた半導体装置に関
し、特に薄膜トランジスタの閾電圧制御方法に関するも
のであり、アクティブマトリックス型液晶ディスプレイ
やイメージセンサ、あるいは半導体メモリー素子等に応
用可能なものである。
方法及びその薄膜トランジスタを用いた半導体装置に関
し、特に薄膜トランジスタの閾電圧制御方法に関するも
のであり、アクティブマトリックス型液晶ディスプレイ
やイメージセンサ、あるいは半導体メモリー素子等に応
用可能なものである。
【０００２】
【従来の技術】従来薄膜トランジスタの製造方法、特に
閾電圧制御（チャネルドーピング）には、極微量の不純
物を半導体薄膜中に制御性良く導入するイオン注入法が
用いられている。（図３）に閾電圧制御の従来例をトッ
プゲート構造を有する薄膜トランジスタの製造方法を例
にとって説明する。
閾電圧制御（チャネルドーピング）には、極微量の不純
物を半導体薄膜中に制御性良く導入するイオン注入法が
用いられている。（図３）に閾電圧制御の従来例をトッ
プゲート構造を有する薄膜トランジスタの製造方法を例
にとって説明する。
【０００３】（図３）（ａ）に示すように基板上に減圧
気相成長法（ＬＰＣＶＤ法）により多結晶シリコン薄膜
３１を形成しチャネルドーピング用にボロンを１０12/c
m2程度イオン注入する。上記多結晶シリコン薄膜を熱酸
化しゲート絶縁膜３２を形成する。ゲート絶縁膜上に多
結晶シリコン薄膜を用いてゲート電極３３を形成した
後、ソース・ドレイン領域形成のため燐を１０15/cm2程
度イオン注入する（図３）（ｂ）。導入した不純物の活
性化アニール及び層間絶縁膜３４を形成後、ソース及び
ドレイン電極３５を形成して薄膜トランジスタが完成す
る（図３）(ｃ)。
気相成長法（ＬＰＣＶＤ法）により多結晶シリコン薄膜
３１を形成しチャネルドーピング用にボロンを１０12/c
m2程度イオン注入する。上記多結晶シリコン薄膜を熱酸
化しゲート絶縁膜３２を形成する。ゲート絶縁膜上に多
結晶シリコン薄膜を用いてゲート電極３３を形成した
後、ソース・ドレイン領域形成のため燐を１０15/cm2程
度イオン注入する（図３）（ｂ）。導入した不純物の活
性化アニール及び層間絶縁膜３４を形成後、ソース及び
ドレイン電極３５を形成して薄膜トランジスタが完成す
る（図３）(ｃ)。
【０００４】
【発明が解決しようとする課題】（図３）に示したよう
に通常薄膜トランジスタの閾電圧制御は半導体薄膜に導
入する極微量不純物の厳密な制御が要求されるためイオ
ン注入法以外では実現困難である。ところが液晶表示装
置やイメージセンサー等の大面積、絶縁性基板を用いる
製造工程にはイオン注入法は処理面積やスループットの
点で課題が多い。
に通常薄膜トランジスタの閾電圧制御は半導体薄膜に導
入する極微量不純物の厳密な制御が要求されるためイオ
ン注入法以外では実現困難である。ところが液晶表示装
置やイメージセンサー等の大面積、絶縁性基板を用いる
製造工程にはイオン注入法は処理面積やスループットの
点で課題が多い。
【０００５】これに対して、注入するイオンの生成から
導入までの工程で質量分離工程を有さず、かつ注入する
イオンの加速工程を有する不純物導入法（以後イオンド
ーピング法と呼ぶ）では大面積処理が可能である反面、
閾電圧制御に必要な制御性に問題を有している。
導入までの工程で質量分離工程を有さず、かつ注入する
イオンの加速工程を有する不純物導入法（以後イオンド
ーピング法と呼ぶ）では大面積処理が可能である反面、
閾電圧制御に必要な制御性に問題を有している。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の薄膜トランジスタの製造方法は、硅素を構
成元素として含む非単結晶薄膜を形成し、前記非単結晶
薄膜に対して非単結晶薄膜を構成する元素以外の不純物
を導入し閾電圧を制御する。前記不純物導入に際し、薄
膜に導入すべき不純物イオンの生成から試料への導入ま
での経路に生成イオンの質量分離工程を含まない不純物
導入装置を用いる。また前記不純物導入装置のイオン生
成部にＢ（ホウ素）あるいはＰ（燐）を少なくとも含む
気体を高周波放電により分解することによりイオンを生
成する構成を有し、前記不純物イオンの非単結晶薄膜へ
の導入条件として加速電圧が８０ＫＶ以下、または不純
物イオンの導入量が１×１０15ion/cm2以下である条件
を用いることにより閾電圧の制御性を向上させることが
できる。
に、本発明の薄膜トランジスタの製造方法は、硅素を構
成元素として含む非単結晶薄膜を形成し、前記非単結晶
薄膜に対して非単結晶薄膜を構成する元素以外の不純物
を導入し閾電圧を制御する。前記不純物導入に際し、薄
膜に導入すべき不純物イオンの生成から試料への導入ま
での経路に生成イオンの質量分離工程を含まない不純物
導入装置を用いる。また前記不純物導入装置のイオン生
成部にＢ（ホウ素）あるいはＰ（燐）を少なくとも含む
気体を高周波放電により分解することによりイオンを生
成する構成を有し、前記不純物イオンの非単結晶薄膜へ
の導入条件として加速電圧が８０ＫＶ以下、または不純
物イオンの導入量が１×１０15ion/cm2以下である条件
を用いることにより閾電圧の制御性を向上させることが
できる。
【０００７】さらに本発明の上記製造方法を用いた半導
体装置は、前記薄膜トランジスタを半導体装置の少なく
とも一部に用いることを特徴とするものである。
体装置は、前記薄膜トランジスタを半導体装置の少なく
とも一部に用いることを特徴とするものである。
【０００８】
【作用】本発明に記載の薄膜トランジスタの閾電圧制御
のため導入する不純物イオンの生成にはＢ（ホウ素）あ
るいはＰ（燐）を少なくとも含む気体を高周波放電によ
り分解することによりイオンを生成するイオン源を用い
る。本イオン源を用いることによりイオンビームサイズ
はイオン源の大きさでのみ規定され、イオン源のサイズ
を拡大することにより大面積基板への不純物導入が容易
に可能となる。また生成したイオンの試料への注入条件
として加速電圧を８０ＫＶ以下、あるいは導入不純物量
を１×１０15ion/cm2以下の条件を用いることにより制
御性が向上する。本発明の不純物の導入法を用いること
により従来のイオン注入法を用いることなく大面積基板
に制御制良く不純物が導入でき、閾電圧の制御が可能と
なる。また装置コストの低減やスループットの向上によ
り、製造コストを低減できる。
のため導入する不純物イオンの生成にはＢ（ホウ素）あ
るいはＰ（燐）を少なくとも含む気体を高周波放電によ
り分解することによりイオンを生成するイオン源を用い
る。本イオン源を用いることによりイオンビームサイズ
はイオン源の大きさでのみ規定され、イオン源のサイズ
を拡大することにより大面積基板への不純物導入が容易
に可能となる。また生成したイオンの試料への注入条件
として加速電圧を８０ＫＶ以下、あるいは導入不純物量
を１×１０15ion/cm2以下の条件を用いることにより制
御性が向上する。本発明の不純物の導入法を用いること
により従来のイオン注入法を用いることなく大面積基板
に制御制良く不純物が導入でき、閾電圧の制御が可能と
なる。また装置コストの低減やスループットの向上によ
り、製造コストを低減できる。
【０００９】
【実施例】以下に本発明の実施例を図面を基に説明す
る。
る。
【００１０】（図１）は本発明の薄膜トランジスタの製
造方法の実施例の一例である。まず（図１）（ａ）に示
すように透光性基板１１上に多晶質シリコン薄膜１２を
形成する。（図１）（ｂ）に示すように多結晶シリコン
薄膜を島状にエッチングした後、ゲート絶縁膜となる酸
化硅素薄膜１３を形成する。この後、イオンドーピング
法を用いてホウ素を多結晶シリコン薄膜に導入する。こ
こではホウ素の導入量としては１×１０14ion/cm2を用
いた。導入したホウ素の活性化処理を行った後、（図
１）（ｃ）に示す様にゲート電極１４を形成し薄膜トラ
ンジスタのソース及びドレイン領域にイオンドーピング
法を用いて燐（Ｐ）を加速電圧８０ＫＶ、注入総量３×
１０15ion/cm2の条件にて導入する。最終的にソース及
びドレイン領域の不純物活性化処理を行い層間絶縁膜１
５を形成し、ソース及びドレイン電極１６を形成するこ
とにより薄膜トランジスタが完成する（図１（ｄ））。
造方法の実施例の一例である。まず（図１）（ａ）に示
すように透光性基板１１上に多晶質シリコン薄膜１２を
形成する。（図１）（ｂ）に示すように多結晶シリコン
薄膜を島状にエッチングした後、ゲート絶縁膜となる酸
化硅素薄膜１３を形成する。この後、イオンドーピング
法を用いてホウ素を多結晶シリコン薄膜に導入する。こ
こではホウ素の導入量としては１×１０14ion/cm2を用
いた。導入したホウ素の活性化処理を行った後、（図
１）（ｃ）に示す様にゲート電極１４を形成し薄膜トラ
ンジスタのソース及びドレイン領域にイオンドーピング
法を用いて燐（Ｐ）を加速電圧８０ＫＶ、注入総量３×
１０15ion/cm2の条件にて導入する。最終的にソース及
びドレイン領域の不純物活性化処理を行い層間絶縁膜１
５を形成し、ソース及びドレイン電極１６を形成するこ
とにより薄膜トランジスタが完成する（図１（ｄ））。
【００１１】本発明の特徴は（図１）（ｃ）に示す様に
工程途中に薄膜トランジスタの閾電圧制御のための不純
物導入（チャネルドーピング）を行うことにある。本発
明の製造方法を用いることによりチャネルドーピング条
件（加速電圧あるいは注入不純物総量）を変更するで任
意に薄膜トランジスタの閾電圧が制御可能となった。本
実施例では、イオンドーピング条件としてホウ素の導入
量を１×１０14ion/cm 2、加速電圧を３５ＫＶとするこ
とで閾電圧を５Ｖ変化させることが可能となった。
工程途中に薄膜トランジスタの閾電圧制御のための不純
物導入（チャネルドーピング）を行うことにある。本発
明の製造方法を用いることによりチャネルドーピング条
件（加速電圧あるいは注入不純物総量）を変更するで任
意に薄膜トランジスタの閾電圧が制御可能となった。本
実施例では、イオンドーピング条件としてホウ素の導入
量を１×１０14ion/cm 2、加速電圧を３５ＫＶとするこ
とで閾電圧を５Ｖ変化させることが可能となった。
【００１２】なお、本実施例ではチャネルドーピングの
工程を（図１）（ｂ）に示すようにゲート絶縁膜の形成
後に行っているが、前記工程順序は特に限定されず薄膜
トランジスタの製造途中に含まれていれば同様の効果が
得られる。さらに、ゲート電極の膜厚を薄膜化し、前記
ゲート電極のソース及びドレイン領域形成時のイオンに
対する阻止能力を減少させ薄膜トランジスタのチャネル
領域にイオンを導入し、ソース及びドレイン領域との不
純物濃度差を変化させることによればチャネルドーピン
グ工程を用いることなく薄膜トランジスタの閾電圧が制
御可能となる。
工程を（図１）（ｂ）に示すようにゲート絶縁膜の形成
後に行っているが、前記工程順序は特に限定されず薄膜
トランジスタの製造途中に含まれていれば同様の効果が
得られる。さらに、ゲート電極の膜厚を薄膜化し、前記
ゲート電極のソース及びドレイン領域形成時のイオンに
対する阻止能力を減少させ薄膜トランジスタのチャネル
領域にイオンを導入し、ソース及びドレイン領域との不
純物濃度差を変化させることによればチャネルドーピン
グ工程を用いることなく薄膜トランジスタの閾電圧が制
御可能となる。
【００１３】次に本発明の半導体装置の一例として、ア
クティブマトリックス型液晶表示装置の実施例を（図
２）に基づいて説明する。
クティブマトリックス型液晶表示装置の実施例を（図
２）に基づいて説明する。
【００１４】（図２）（ａ）は液晶表示装置の一絵素の
等価回路の例である。薄膜トランジスタ２１は（図１）
に示した製造方法を用いて作製されており、薄膜トラン
ジスタの走査電極（ゲート電極）に書き込み信号（走査
信号ｎ）が入力されることにより薄膜トランジスタがＯ
Ｎ状態となりデータ線ｎを通じて液晶を充電することに
より画像情報が液晶に書き込まれる。補助容量Ｃｓは次
の書き込み時間まで画像情報を保持するため液晶容量Ｃ
LCと並列に形成されている。（図２）（ａ）に示した絵
素をマトリックス状に集積化することにより液晶ディス
プレイが形成される。
等価回路の例である。薄膜トランジスタ２１は（図１）
に示した製造方法を用いて作製されており、薄膜トラン
ジスタの走査電極（ゲート電極）に書き込み信号（走査
信号ｎ）が入力されることにより薄膜トランジスタがＯ
Ｎ状態となりデータ線ｎを通じて液晶を充電することに
より画像情報が液晶に書き込まれる。補助容量Ｃｓは次
の書き込み時間まで画像情報を保持するため液晶容量Ｃ
LCと並列に形成されている。（図２）（ａ）に示した絵
素をマトリックス状に集積化することにより液晶ディス
プレイが形成される。
【００１５】（図２）（ｂ）は液晶ディスプレイ用アク
ティブマトリックスアレイの一例であるが各絵素はｎチ
ャネル薄膜トランジスタを用いて作製されており、これ
に加えて走査線駆動回路２２及びデータ線駆動回路２３
をｎチャネル及びｐチャネル薄膜トランジスタを組み合
わせたＣ−ＭＯＳ構造により同一基板上に作製してい
る。これにより従来必要であった液晶ディスプレイ駆動
用のＩＣを外部に実装する必要がなくなり大幅なコスト
低減が可能となった。なお本発明の実施例では全ての薄
膜トランジスタを上記の製造方法を用いて作製したが、
必ずしもその必要はなく周辺駆動回路等の必要部分にの
み用いれば同等な結果を得ることが可能である。
ティブマトリックスアレイの一例であるが各絵素はｎチ
ャネル薄膜トランジスタを用いて作製されており、これ
に加えて走査線駆動回路２２及びデータ線駆動回路２３
をｎチャネル及びｐチャネル薄膜トランジスタを組み合
わせたＣ−ＭＯＳ構造により同一基板上に作製してい
る。これにより従来必要であった液晶ディスプレイ駆動
用のＩＣを外部に実装する必要がなくなり大幅なコスト
低減が可能となった。なお本発明の実施例では全ての薄
膜トランジスタを上記の製造方法を用いて作製したが、
必ずしもその必要はなく周辺駆動回路等の必要部分にの
み用いれば同等な結果を得ることが可能である。
【００１６】上記に示したように本発明の半導体装置の
実施例としては液晶表示装置の製造方法を例に説明した
が、本願出願の薄膜トランジスタを用いることによりイ
メージセンサーや半導体メモリー（ＳＲＡＭ等）につい
ても同等の結果を得ることができる。
実施例としては液晶表示装置の製造方法を例に説明した
が、本願出願の薄膜トランジスタを用いることによりイ
メージセンサーや半導体メモリー（ＳＲＡＭ等）につい
ても同等の結果を得ることができる。
【００１７】
【発明の効果】本発明の製造方法を用いることにより、
イオンドーピング法を用いて薄膜トランジスタの閾電圧
を任意に制御可能となった。なお、イオンドーピング法
は生成イオンの質量分離工程を有さないため装置コスト
が低減でき、かつ大面積に渡り高スループット処理が可
能であるため製造コストの低減が実現できた。
イオンドーピング法を用いて薄膜トランジスタの閾電圧
を任意に制御可能となった。なお、イオンドーピング法
は生成イオンの質量分離工程を有さないため装置コスト
が低減でき、かつ大面積に渡り高スループット処理が可
能であるため製造コストの低減が実現できた。
【００１８】また、本発明の製造方法を用いることによ
り薄膜トランジスタを集積化したアクティブマトリック
スアレイを用いた液晶表示装置やリニアイメージセンサ
ー等の駆動回路を同一基板上に集積化することにより、
駆動ＩＣやその実装工程が不要となり大幅なコスト低減
が実現できた。
り薄膜トランジスタを集積化したアクティブマトリック
スアレイを用いた液晶表示装置やリニアイメージセンサ
ー等の駆動回路を同一基板上に集積化することにより、
駆動ＩＣやその実装工程が不要となり大幅なコスト低減
が実現できた。
【図１】本発明の薄膜トランジスタの製造方法の実施例
の一例を示した断面構成図
の一例を示した断面構成図
【図２】本発明の液晶表示装置の実施例の一例を示した
断面構成図
断面構成図
【図３】従来例の一例を示した断面構成図
１１ 透光性基板 １２ 多結晶シリコン薄膜 １３ ゲート絶縁膜 １４ ゲート電極 １５ 層間絶縁膜 １６ ソース・ドレイン電極 ２１ 薄膜トランジスタ ２２ 走査線駆動回路 ２３ データ線駆動回路 ２４ 絵素 ３１ 多結晶シリコン ３２ ゲート絶縁膜 ３３ ゲート電極 ３４ 層間絶縁膜 ３５ ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 (72)発明者 佐野 浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (6)
- 【請求項１】硅素を構成元素として含む非単結晶薄膜を
形成する工程を少なくとも有し、前記非単結晶薄膜に対
して非単結晶薄膜を構成する元素以外の不純物を導入し
閾電圧を制御する工程を有することを特徴とする薄膜ト
ランジスタの製造方法において、前記非単結晶薄膜に導
入すべき不純物の生成から試料への導入までの経路に生
成イオンの質量分離工程を含まない不純物導入装置を用
いることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】不純物導入装置のイオン生成部に、Ｂ（ホ
ウ素）あるいはＰ（燐）を少なくとも含む気体を高周波
放電により分解することによりイオンを生成する構成を
有することを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項３】不純物イオンの非単結晶薄膜への導入工程
において、不純物イオンの導入条件として、非単結晶薄
膜への導入時の加速電圧が８０ＫＶ以下であることを特
徴とする請求項１または２記載の薄膜トランジスタの製
造方法。 - 【請求項４】不純物イオンの非単結晶薄膜への導入工程
において、不純物イオンの導入条件として、非単結晶薄
膜の価電子制御を目的とする不純物イオンの導入量が１
×１０15ion/cm2 以下であることを特徴とする請求項１
〜３記載の薄膜トランジスタの製造方法。 - 【請求項５】不純物イオンを導入する非単結晶薄膜とし
て多結晶硅素薄膜を用いることを特徴とする請求項１〜
４記載の薄膜トランジスタの製造方法。 - 【請求項６】請求項１〜４記載の製造方法を用いて作製
した薄膜トランジスタを少なくとも有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20583692A JPH0653507A (ja) | 1992-08-03 | 1992-08-03 | 薄膜トランジスタの製造方法およびその薄膜トランジスタを用いた半導体装置 |
| EP93102520A EP0566838A3 (en) | 1992-02-21 | 1993-02-18 | Manufacturing method of thin film transistor |
| US08/019,682 US5397718A (en) | 1992-02-21 | 1993-02-19 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20583692A JPH0653507A (ja) | 1992-08-03 | 1992-08-03 | 薄膜トランジスタの製造方法およびその薄膜トランジスタを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653507A true JPH0653507A (ja) | 1994-02-25 |
Family
ID=16513520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20583692A Pending JPH0653507A (ja) | 1992-02-21 | 1992-08-03 | 薄膜トランジスタの製造方法およびその薄膜トランジスタを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653507A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| US6586289B1 (en) | 2001-06-15 | 2003-07-01 | International Business Machines Corporation | Anti-spacer structure for improved gate activation |
| US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
| US6657244B1 (en) | 2002-06-28 | 2003-12-02 | International Business Machines Corporation | Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation |
| US6808974B2 (en) | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
-
1992
- 1992-08-03 JP JP20583692A patent/JPH0653507A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808974B2 (en) | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
| US6586289B1 (en) | 2001-06-15 | 2003-07-01 | International Business Machines Corporation | Anti-spacer structure for improved gate activation |
| US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
| US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| US6657244B1 (en) | 2002-06-28 | 2003-12-02 | International Business Machines Corporation | Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation |
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