JP2504630B2 - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
- Publication number
- JP2504630B2 JP2504630B2 JP8172691A JP8172691A JP2504630B2 JP 2504630 B2 JP2504630 B2 JP 2504630B2 JP 8172691 A JP8172691 A JP 8172691A JP 8172691 A JP8172691 A JP 8172691A JP 2504630 B2 JP2504630 B2 JP 2504630B2
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- JP
- Japan
- Prior art keywords
- thin film
- active matrix
- film transistor
- matrix substrate
- drive circuit
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子などの表
示装置に用いられるアクティブマトリックス基板に係
り、特に、周辺駆動回路を基板上に内蔵するのに好適な
アクティブマトリックス基板の構造に関する。
示装置に用いられるアクティブマトリックス基板に係
り、特に、周辺駆動回路を基板上に内蔵するのに好適な
アクティブマトリックス基板の構造に関する。
【０００２】
【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタ（以下、ＴＦＴと略する）をマトリックス状に形成
し、これをスイッチング素子として用い画像表示を行う
アクティブマトリックス基板においては、実装コスト低
減の点から、周辺駆動回路を同一の基板上に内蔵する技
術が重要となっており、このため電子移動度が大きい多
結晶シリコン薄膜トランジスタ（以下、poly-Si ＴＦＴ
と略する）が有望視されている。poly-Si ＴＦＴは電流
駆動能力が大きいという長所を持つ反面、オフ電流が大
きいという欠点があることが知られている。このオフ電
流を低減する方法の１つとして、ＴＦＴのチャンネル領
域を弱くｐ型にドープする方法がある（IEEE Transacti
on Electron Devices Vol.ED-33, No.7, JULY, 1986, 9
73〜984ページ参照）。同様な技術は、目的は異なる
が、特開昭６３−２６１８８０号公報においても開示さ
れている。
スタ（以下、ＴＦＴと略する）をマトリックス状に形成
し、これをスイッチング素子として用い画像表示を行う
アクティブマトリックス基板においては、実装コスト低
減の点から、周辺駆動回路を同一の基板上に内蔵する技
術が重要となっており、このため電子移動度が大きい多
結晶シリコン薄膜トランジスタ（以下、poly-Si ＴＦＴ
と略する）が有望視されている。poly-Si ＴＦＴは電流
駆動能力が大きいという長所を持つ反面、オフ電流が大
きいという欠点があることが知られている。このオフ電
流を低減する方法の１つとして、ＴＦＴのチャンネル領
域を弱くｐ型にドープする方法がある（IEEE Transacti
on Electron Devices Vol.ED-33, No.7, JULY, 1986, 9
73〜984ページ参照）。同様な技術は、目的は異なる
が、特開昭６３−２６１８８０号公報においても開示さ
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来技術は、次のような問題点を有している。以下、こ
の問題点について説明する。
従来技術は、次のような問題点を有している。以下、こ
の問題点について説明する。
【０００４】図３は、poly-Si ＴＦＴにおける、チャン
ネル領域のｐ型不純物導入量（ボロン濃度）とＴＦＴの
オフ電流の関係をしめす。図中、ドレイン電圧ＶD が１
０Ｖの時はオフ電流はボロン濃度が６×１０12ｃｍ-2付
近で最小値となる。このような傾向は前述の文献におい
ても述べられている。ところが、ドレイン電圧ＶD が３
０Ｖと大きくなると、オフ電流はボロン濃度とともに単
調に増加する。この知見は発明者等の実験により見出さ
れたものである。この結果から従来の技術には以下のよ
うな問題点があることが明らかとなった。
ネル領域のｐ型不純物導入量（ボロン濃度）とＴＦＴの
オフ電流の関係をしめす。図中、ドレイン電圧ＶD が１
０Ｖの時はオフ電流はボロン濃度が６×１０12ｃｍ-2付
近で最小値となる。このような傾向は前述の文献におい
ても述べられている。ところが、ドレイン電圧ＶD が３
０Ｖと大きくなると、オフ電流はボロン濃度とともに単
調に増加する。この知見は発明者等の実験により見出さ
れたものである。この結果から従来の技術には以下のよ
うな問題点があることが明らかとなった。
【０００５】すなわち、周辺駆動回路を内蔵したアクテ
ィブマトリックス基板においては、画像表示用のスイッ
チングトランジスタと周辺駆動回路を構成するトランジ
スタでは動作条件が異なる。画像表示用のスイッチング
トランジスタでは、ドレイン電圧ＶD1は液晶のしきい電
圧程度でよいため、高々１０Ｖまでの範囲である。この
ため、図３からわかるように、チャンネル領域のボロン
濃度を２〜６×１０12ｃｍ-2とすることにより、オフ電
流が小さくなり、その結果コントラスト比の高い画像表
示が可能となる。しかし、周辺駆動回路を構成するトラ
ンジスタでは、ドレイン電圧ＶD2は画像表示用のスイッ
チングトランジスタのオン、オフのために２５Ｖ以上は
必要である。従って、図３からわかるように、画像表示
用のスイッチングトランジスタと同様に、チャンネル領
域のボロン濃度を２〜６×１０12ｃｍ-2とするとオフ電
流が大きくなり、回路の出力電圧が低下し、十分な駆動
能力が得られず、画像表示が困難になるという問題があ
る。
ィブマトリックス基板においては、画像表示用のスイッ
チングトランジスタと周辺駆動回路を構成するトランジ
スタでは動作条件が異なる。画像表示用のスイッチング
トランジスタでは、ドレイン電圧ＶD1は液晶のしきい電
圧程度でよいため、高々１０Ｖまでの範囲である。この
ため、図３からわかるように、チャンネル領域のボロン
濃度を２〜６×１０12ｃｍ-2とすることにより、オフ電
流が小さくなり、その結果コントラスト比の高い画像表
示が可能となる。しかし、周辺駆動回路を構成するトラ
ンジスタでは、ドレイン電圧ＶD2は画像表示用のスイッ
チングトランジスタのオン、オフのために２５Ｖ以上は
必要である。従って、図３からわかるように、画像表示
用のスイッチングトランジスタと同様に、チャンネル領
域のボロン濃度を２〜６×１０12ｃｍ-2とするとオフ電
流が大きくなり、回路の出力電圧が低下し、十分な駆動
能力が得られず、画像表示が困難になるという問題があ
る。
【０００６】本発明の目的は、以上に述べた問題点を解
決し、良好な画像表示特性を持つＴＦＴスイッチングマ
トリックスと、十分な駆動能力を持つ周辺駆動回路を有
する周辺駆動回路内蔵型のアクティブマトリックス基板
を提供することにある。
決し、良好な画像表示特性を持つＴＦＴスイッチングマ
トリックスと、十分な駆動能力を持つ周辺駆動回路を有
する周辺駆動回路内蔵型のアクティブマトリックス基板
を提供することにある。
【０００７】
【課題を解決するための手段】前記の問題点を解決する
ために、本発明では以下の構造のアクティブマトリック
ス基板を採用する。すなわち、本発明のアクティブマト
リックス基板は、周辺駆動回路の少なくとも一部を同一
の絶縁基板上に内蔵したアクティブマトリックス基板に
おいて、画像表示用スイッチングマトリックスを構成す
るＴＦＴのチャンネル領域でのｐ型の不純物濃度を２×
１０12〜６×１０12ｃｍ-2以下となるようにし、周辺駆
動回路を構成するＴＦＴのチャンネル領域でのｐ型不純
物濃度を１×１０12ｃｍ-2以下となるようにしたもので
ある。
ために、本発明では以下の構造のアクティブマトリック
ス基板を採用する。すなわち、本発明のアクティブマト
リックス基板は、周辺駆動回路の少なくとも一部を同一
の絶縁基板上に内蔵したアクティブマトリックス基板に
おいて、画像表示用スイッチングマトリックスを構成す
るＴＦＴのチャンネル領域でのｐ型の不純物濃度を２×
１０12〜６×１０12ｃｍ-2以下となるようにし、周辺駆
動回路を構成するＴＦＴのチャンネル領域でのｐ型不純
物濃度を１×１０12ｃｍ-2以下となるようにしたもので
ある。
【０００８】
【作用】画像表示用ＴＦＴでは、動作条件はドレイン電
圧ＶD が１０Ｖ以下であるため、チャンネル領域の不純
物濃度を２×１０12〜１０12ｃｍ-2とすることにより、
また周辺駆動回路ＴＦＴでは、動作条件はドレイン電圧
ＶD が２５Ｖ以上であるため、チャンネル領域の不純物
濃度を１×１０12ｃｍ-2以下とすることにより、それぞ
れの動作条件に応じてオフ電流を最小にすることができ
るので高精細で高いコントラスト比を持つ画像表示が可
能となる。
圧ＶD が１０Ｖ以下であるため、チャンネル領域の不純
物濃度を２×１０12〜１０12ｃｍ-2とすることにより、
また周辺駆動回路ＴＦＴでは、動作条件はドレイン電圧
ＶD が２５Ｖ以上であるため、チャンネル領域の不純物
濃度を１×１０12ｃｍ-2以下とすることにより、それぞ
れの動作条件に応じてオフ電流を最小にすることができ
るので高精細で高いコントラスト比を持つ画像表示が可
能となる。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１（ａ）は本発明の実施例のアクティブマトリッ
クス基板の斜視図である。透明絶縁基板１上に、マトリ
ックス状に配置された複数の薄膜トランジスタおよびこ
れらのトランジスタ間を接続する配線群から構成された
表示用アクティブマトリックス１１と、複数の薄膜トラ
ンジスタとこれらのトランジスタ間を接続する配線群か
ら構成された走査側駆動回路１２および信号側駆動回路
１３が設けられている。図１（ｂ）は走査側駆動回路１
２および信号側駆動回路１３を構成する薄膜トランジス
タの断面構造図である。図１（ｂ）に示されたトランジ
スタのチャンネル領域は不純物をドープしないノンドー
プ層２０となっている。図１（ｃ）は表示部アクティブ
マトリックス１１を構成する薄膜トランジスタの断面構
造図である。図１（ｃ）に示されたトランジスタのチャ
ンネル領域はボロンを６×１０12ｃｍ-2ドープしたボロ
ンドープ層２２で構成されている。
る。図１（ａ）は本発明の実施例のアクティブマトリッ
クス基板の斜視図である。透明絶縁基板１上に、マトリ
ックス状に配置された複数の薄膜トランジスタおよびこ
れらのトランジスタ間を接続する配線群から構成された
表示用アクティブマトリックス１１と、複数の薄膜トラ
ンジスタとこれらのトランジスタ間を接続する配線群か
ら構成された走査側駆動回路１２および信号側駆動回路
１３が設けられている。図１（ｂ）は走査側駆動回路１
２および信号側駆動回路１３を構成する薄膜トランジス
タの断面構造図である。図１（ｂ）に示されたトランジ
スタのチャンネル領域は不純物をドープしないノンドー
プ層２０となっている。図１（ｃ）は表示部アクティブ
マトリックス１１を構成する薄膜トランジスタの断面構
造図である。図１（ｃ）に示されたトランジスタのチャ
ンネル領域はボロンを６×１０12ｃｍ-2ドープしたボロ
ンドープ層２２で構成されている。
【００１０】次に、図１に示した実施例の製造工程を図
２（ａ）〜（ｅ）に従って説明する。透明絶縁基板１上
に、減圧ＣＶＤ法により基板温度５５０℃で非晶質Ｓｉ
膜を形成し、続いて６００℃で４時間以上熱処理して結
晶化させる。得られた多結晶Ｓｉ膜をホト、エッチ工程
によりパターニングしてノンドープ層２０を得る。［図
２（ａ）］次に、ホトリソグラフィ工程により、周辺駆
動回路を構成するトランジスタのノンドープ層２０上の
みをレジスト膜３で覆い、イオン注入法にてボロンイオ
ンを加速電圧２０ｋＶで６×１０12ｃｍ-2導入して、表
示部のトランジスタのみにボロンドープ層２２を形成す
る。［図２（ｂ）］レジスト膜３を除去した後、ＳｉＯ
2 膜および多結晶Ｓｉ膜をそれぞれ常圧ＣＶＤ法および
減圧ＣＶＤ法で形成し、ホト、エッチ工程によりパター
ニングしてゲート絶縁膜２３、ゲート電極２４とする。
［図２（ｃ）］
２（ａ）〜（ｅ）に従って説明する。透明絶縁基板１上
に、減圧ＣＶＤ法により基板温度５５０℃で非晶質Ｓｉ
膜を形成し、続いて６００℃で４時間以上熱処理して結
晶化させる。得られた多結晶Ｓｉ膜をホト、エッチ工程
によりパターニングしてノンドープ層２０を得る。［図
２（ａ）］次に、ホトリソグラフィ工程により、周辺駆
動回路を構成するトランジスタのノンドープ層２０上の
みをレジスト膜３で覆い、イオン注入法にてボロンイオ
ンを加速電圧２０ｋＶで６×１０12ｃｍ-2導入して、表
示部のトランジスタのみにボロンドープ層２２を形成す
る。［図２（ｂ）］レジスト膜３を除去した後、ＳｉＯ
2 膜および多結晶Ｓｉ膜をそれぞれ常圧ＣＶＤ法および
減圧ＣＶＤ法で形成し、ホト、エッチ工程によりパター
ニングしてゲート絶縁膜２３、ゲート電極２４とする。
［図２（ｃ）］
【００１１】つぎに、イオン注入法によりリンイオンを
加速電圧２０ｋＶで５×１０15ｃｍ-2導入し、６００℃
で４時間熱処理してソース、ドレインのリンドープ層２
１とする。［図２（ｄ）］続いて、保護膜２５として常
圧ＣＶＤ法によりＰＳＧ膜またはＳｉＯ2 膜を形成し、
ホト、エッチ工程によりスルーホールを開孔する。次に
Ａｌ膜をスパッタリング法で形成しホト、エッチ工程に
よりパターニングして電極２６を得る。［図２（ｅ）］
以上で薄膜トランジスタ形成は完了するが、この後、特
性向上のための水素プラズマ処理や液晶駆動用の透明電
極の形成の工程を経て、図１（ａ）に示すようなアクテ
ィブマトリックス基板が完成する。
加速電圧２０ｋＶで５×１０15ｃｍ-2導入し、６００℃
で４時間熱処理してソース、ドレインのリンドープ層２
１とする。［図２（ｄ）］続いて、保護膜２５として常
圧ＣＶＤ法によりＰＳＧ膜またはＳｉＯ2 膜を形成し、
ホト、エッチ工程によりスルーホールを開孔する。次に
Ａｌ膜をスパッタリング法で形成しホト、エッチ工程に
よりパターニングして電極２６を得る。［図２（ｅ）］
以上で薄膜トランジスタ形成は完了するが、この後、特
性向上のための水素プラズマ処理や液晶駆動用の透明電
極の形成の工程を経て、図１（ａ）に示すようなアクテ
ィブマトリックス基板が完成する。
【００１２】本実施例によれば、周辺駆動回路のトラン
ジスタのチャンネル領域はノンドープ層で、表示部のト
ランジスタのチャンネル領域は６×１０12ｃｍ-2だけボ
ロンをドープしたボロンドープ層でそれぞれ構成されて
いるため、周辺駆動回路と表示部アクティブマトリック
スの各々でトランジスタのオフ電流を抑えることができ
るため良好な画像表示が可能な周辺駆動回路内蔵型のア
クティブマトリックス基板を実現できる。
ジスタのチャンネル領域はノンドープ層で、表示部のト
ランジスタのチャンネル領域は６×１０12ｃｍ-2だけボ
ロンをドープしたボロンドープ層でそれぞれ構成されて
いるため、周辺駆動回路と表示部アクティブマトリック
スの各々でトランジスタのオフ電流を抑えることができ
るため良好な画像表示が可能な周辺駆動回路内蔵型のア
クティブマトリックス基板を実現できる。
【００１３】
【発明の効果】以上のように本発明によれば、画像表示
用ＴＦＴのチャンネル領域には、ｐ型不純物を２×１０
12〜６×１０12ｃｍ-2の範囲で導入し、周辺駆動回路を
構成するＴＦＴのチャンネル領域におけるｐ型不純物濃
度を１×１０12ｃｍ-2以下となるように構成したので、
画像表示部と周辺駆動回路は各々異なる動作条件で、Ｔ
ＦＴのオフ電流を同時に低減でき、高精細で高いコント
ラスト比を持つ画像表示が可能となる。
用ＴＦＴのチャンネル領域には、ｐ型不純物を２×１０
12〜６×１０12ｃｍ-2の範囲で導入し、周辺駆動回路を
構成するＴＦＴのチャンネル領域におけるｐ型不純物濃
度を１×１０12ｃｍ-2以下となるように構成したので、
画像表示部と周辺駆動回路は各々異なる動作条件で、Ｔ
ＦＴのオフ電流を同時に低減でき、高精細で高いコント
ラスト比を持つ画像表示が可能となる。
【図１】（ａ）は本発明の実施例の斜視図である。 （ｂ）は周辺駆動回路部の薄膜トランジスタの断面模式
図である。 （ｃ）は表示部アクティブマトリックス部の薄膜トラン
ジスタの断面模式図である。
図である。 （ｃ）は表示部アクティブマトリックス部の薄膜トラン
ジスタの断面模式図である。
【図２】図１の実施例のアクティブマトリックス基板の
製造工程を工程順に示す断面模式図である。
製造工程を工程順に示す断面模式図である。
【図３】poly-Si ＴＦＴにおけるチャンネル領域のｐ型
不純物濃度とオフ電流の関係を示すグラフである。
不純物濃度とオフ電流の関係を示すグラフである。
１ 透明絶縁基板 ３ レジスト膜 １１ 表示部アクティブマトリックス １２ 走査側駆動回路 １３ 信号側駆動回路 ２０ ノンドープ層 ２１ リンドープ層 ２２ ボロンドープ層 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 保護膜 ２６ Ａｌ電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−49737（ＪＰ，Ａ) 特開 昭63−261880（ＪＰ，Ａ) 特開 昭63−11989（ＪＰ，Ａ) 特開 平３−56941（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 マトリックス状に形成された第１の薄膜
トランジスタ群と、前記第１の薄膜トランジスタ群を駆
動するための駆動回路を構成する第２の薄膜トランジス
タ群を有するアクティブマトリックス基板において、前
記第１の薄膜トランジスタ群内の薄膜トランジスタのチ
ャンネル領域には、２×１０12ｃｍ-2以上、６×１０12
ｃｍ-2以下のｐ型不純物が導入されており、かつ前記第
２の薄膜トランジスタ群内の薄膜トランジスタのチャン
ネル領域には１×１０12ｃｍ-2以下のｐ型不純物が導入
されていることを特徴とするアクティブマトリックス基
板。 - 【請求項２】 請求項１において、前記第１及び第２の
薄膜トランジスタ群を構成する薄膜トランジスタのチャ
ンネル領域は多結晶シリコン薄膜により構成されてなる
ことを特徴とするアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172691A JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172691A JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293023A JPH04293023A (ja) | 1992-10-16 |
| JP2504630B2 true JP2504630B2 (ja) | 1996-06-05 |
Family
ID=13754421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172691A Expired - Lifetime JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504630B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349737A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マトリクス型液晶表示装置 |
| JP2764395B2 (ja) * | 1987-04-20 | 1998-06-11 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
-
1991
- 1991-03-20 JP JP8172691A patent/JP2504630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04293023A (ja) | 1992-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960206 |