JPH04293023A - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
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- JPH04293023A JPH04293023A JP3081726A JP8172691A JPH04293023A JP H04293023 A JPH04293023 A JP H04293023A JP 3081726 A JP3081726 A JP 3081726A JP 8172691 A JP8172691 A JP 8172691A JP H04293023 A JPH04293023 A JP H04293023A
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- Japan
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- thin film
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- film transistor
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- 239000011159 matrix material Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000010409 thin film Substances 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 20
- 239000010408 film Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示素子などの表
示装置に用いられるアクティブマトリックス基板に係り
、特に、周辺駆動回路を基板上に内蔵するのに好適なア
クティブマトリックス基板の構造に関する。
示装置に用いられるアクティブマトリックス基板に係り
、特に、周辺駆動回路を基板上に内蔵するのに好適なア
クティブマトリックス基板の構造に関する。
【０００２】
【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタ（以下、ＴＦＴと略する）をマトリックス状に形成
し、これをスイッチング素子として用い画像表示を行う
アクティブマトリックス基板においては、実装コスト低
減の点から、周辺駆動回路を同一の基板上に内蔵する技
術が重要となっており、このため電子移動度が大きい多
結晶シリコン薄膜トランジスタ（以下、ｐｏｌｙ−Ｓｉ
ＴＦＴと略する）が有望視されている。ｐｏｌｙ−Ｓ
ｉ ＴＦＴは電流駆動能力が大きいという長所を持つ反
面、オフ電流が大きいという欠点があることが知られて
いる。このオフ電流を低減する方法の１つとして、ＴＦ
Ｔのチャンネル領域を弱くｐ型にドープする方法がある
（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．ＥＤ−３３， Ｎｏ．７
， ＪＵＬＹ， １９８６， ９７３〜９８４ページ参
照）。同様な技術は、目的は異なるが、特開昭６３−２
６１８８０号公報においても開示されている。
スタ（以下、ＴＦＴと略する）をマトリックス状に形成
し、これをスイッチング素子として用い画像表示を行う
アクティブマトリックス基板においては、実装コスト低
減の点から、周辺駆動回路を同一の基板上に内蔵する技
術が重要となっており、このため電子移動度が大きい多
結晶シリコン薄膜トランジスタ（以下、ｐｏｌｙ−Ｓｉ
ＴＦＴと略する）が有望視されている。ｐｏｌｙ−Ｓ
ｉ ＴＦＴは電流駆動能力が大きいという長所を持つ反
面、オフ電流が大きいという欠点があることが知られて
いる。このオフ電流を低減する方法の１つとして、ＴＦ
Ｔのチャンネル領域を弱くｐ型にドープする方法がある
（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．ＥＤ−３３， Ｎｏ．７
， ＪＵＬＹ， １９８６， ９７３〜９８４ページ参
照）。同様な技術は、目的は異なるが、特開昭６３−２
６１８８０号公報においても開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来技術は、次のような問題点を有している。以下、こ
の問題点について説明する。
従来技術は、次のような問題点を有している。以下、こ
の問題点について説明する。
【０００４】図３は、ｐｏｌｙ−Ｓｉ ＴＦＴにおける
、チャンネル領域のｐ型不純物導入量（ボロン濃度）と
ＴＦＴのオフ電流の関係をしめす。図中、ドレイン電圧
ＶＤ が１０Ｖの時はオフ電流はボロン濃度が６×１０
１２ｃｍ−２付近で最小値となる。このような傾向は前
述の文献においても述べられている。ところが、ドレイ
ン電圧ＶＤ が３０Ｖと大きくなると、オフ電流はボロ
ン濃度とともに単調に増加する。この知見は発明者等の
実験により見出されたものである。この結果から従来の
技術には以下のような問題点があることが明らかとなっ
た。
、チャンネル領域のｐ型不純物導入量（ボロン濃度）と
ＴＦＴのオフ電流の関係をしめす。図中、ドレイン電圧
ＶＤ が１０Ｖの時はオフ電流はボロン濃度が６×１０
１２ｃｍ−２付近で最小値となる。このような傾向は前
述の文献においても述べられている。ところが、ドレイ
ン電圧ＶＤ が３０Ｖと大きくなると、オフ電流はボロ
ン濃度とともに単調に増加する。この知見は発明者等の
実験により見出されたものである。この結果から従来の
技術には以下のような問題点があることが明らかとなっ
た。
【０００５】すなわち、周辺駆動回路を内蔵したアクテ
ィブマトリックス基板においては、画像表示用のスイッ
チングトランジスタと周辺駆動回路を構成するトランジ
スタでは動作条件が異なる。画像表示用のスイッチング
トランジスタでは、ドレイン電圧ＶＤ１は液晶のしきい
電圧程度でよいため、高々１０Ｖまでの範囲である。こ
のため、図３からわかるように、チャンネル領域のボロ
ン濃度を２〜６×１０１２ｃｍ−２とすることにより、
オフ電流が小さくなり、その結果コントラスト比の高い
画像表示が可能となる。しかし、周辺駆動回路を構成す
るトランジスタでは、ドレイン電圧ＶＤ２は画像表示用
のスイッチングトランジスタのオン、オフのために２５
Ｖ以上は必要である。従って、図３からわかるように、
画像表示用のスイッチングトランジスタと同様に、チャ
ンネル領域のボロン濃度を２〜６×１０１２ｃｍ−２と
するとオフ電流が大きくなり、回路の出力電圧が低下し
、十分な駆動能力が得られず、画像表示が困難になると
いう問題がある。
ィブマトリックス基板においては、画像表示用のスイッ
チングトランジスタと周辺駆動回路を構成するトランジ
スタでは動作条件が異なる。画像表示用のスイッチング
トランジスタでは、ドレイン電圧ＶＤ１は液晶のしきい
電圧程度でよいため、高々１０Ｖまでの範囲である。こ
のため、図３からわかるように、チャンネル領域のボロ
ン濃度を２〜６×１０１２ｃｍ−２とすることにより、
オフ電流が小さくなり、その結果コントラスト比の高い
画像表示が可能となる。しかし、周辺駆動回路を構成す
るトランジスタでは、ドレイン電圧ＶＤ２は画像表示用
のスイッチングトランジスタのオン、オフのために２５
Ｖ以上は必要である。従って、図３からわかるように、
画像表示用のスイッチングトランジスタと同様に、チャ
ンネル領域のボロン濃度を２〜６×１０１２ｃｍ−２と
するとオフ電流が大きくなり、回路の出力電圧が低下し
、十分な駆動能力が得られず、画像表示が困難になると
いう問題がある。
【０００６】本発明の目的は、以上に述べた問題点を解
決し、良好な画像表示特性を持つＴＦＴスイッチングマ
トリックスと、十分な駆動能力を持つ周辺駆動回路を有
する周辺駆動回路内蔵型のアクティブマトリックス基板
を提供することにある。
決し、良好な画像表示特性を持つＴＦＴスイッチングマ
トリックスと、十分な駆動能力を持つ周辺駆動回路を有
する周辺駆動回路内蔵型のアクティブマトリックス基板
を提供することにある。
【０００７】
【課題を解決するための手段】前記の問題点を解決する
ために、本発明では以下の構造のアクティブマトリック
ス基板を採用する。すなわち、本発明のアクティブマト
リックス基板は、周辺駆動回路の少なくとも一部を同一
の絶縁基板上に内蔵したアクティブマトリックス基板に
おいて、画像表示用スイッチングマトリックスを構成す
るＴＦＴのチャンネル領域でのｐ型の不純物濃度を２×
１０１２〜６×１０１２ｃｍ−２以下となるようにし、
周辺駆動回路を構成するＴＦＴのチャンネル領域でのｐ
型不純物濃度を１×１０１２ｃｍ−２以下となるように
したものである。
ために、本発明では以下の構造のアクティブマトリック
ス基板を採用する。すなわち、本発明のアクティブマト
リックス基板は、周辺駆動回路の少なくとも一部を同一
の絶縁基板上に内蔵したアクティブマトリックス基板に
おいて、画像表示用スイッチングマトリックスを構成す
るＴＦＴのチャンネル領域でのｐ型の不純物濃度を２×
１０１２〜６×１０１２ｃｍ−２以下となるようにし、
周辺駆動回路を構成するＴＦＴのチャンネル領域でのｐ
型不純物濃度を１×１０１２ｃｍ−２以下となるように
したものである。
【０００８】
【作用】画像表示用ＴＦＴでは、動作条件はドレイン電
圧ＶＤ が１０Ｖ以下であるため、チャンネル領域の不
純物濃度を２×１０１２〜１０１２ｃｍ−２とすること
により、また周辺駆動回路ＴＦＴでは、動作条件はドレ
イン電圧ＶＤ が２５Ｖ以上であるため、チャンネル領
域の不純物濃度を１×１０１２ｃｍ−２以下とすること
により、それぞれの動作条件に応じてオフ電流を最小に
することができるので高精細で高いコントラスト比を持
つ画像表示が可能となる。
圧ＶＤ が１０Ｖ以下であるため、チャンネル領域の不
純物濃度を２×１０１２〜１０１２ｃｍ−２とすること
により、また周辺駆動回路ＴＦＴでは、動作条件はドレ
イン電圧ＶＤ が２５Ｖ以上であるため、チャンネル領
域の不純物濃度を１×１０１２ｃｍ−２以下とすること
により、それぞれの動作条件に応じてオフ電流を最小に
することができるので高精細で高いコントラスト比を持
つ画像表示が可能となる。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１（ａ）は本発明の実施例のアクティブマトリッ
クス基板の斜視図である。透明絶縁基板１上に、マトリ
ックス状に配置された複数の薄膜トランジスタおよびこ
れらのトランジスタ間を接続する配線群から構成された
表示用アクティブマトリックス１１と、複数の薄膜トラ
ンジスタとこれらのトランジスタ間を接続する配線群か
ら構成された走査側駆動回路１２および信号側駆動回路
１３が設けられている。図１（ｂ）は走査側駆動回路１
２および信号側駆動回路１３を構成する薄膜トランジス
タの断面構造図である。図１（ｂ）に示されたトランジ
スタのチャンネル領域は不純物をドープしないノンドー
プ層２０となっている。図１（ｃ）は表示部アクティブ
マトリックス１１を構成する薄膜トランジスタの断面構
造図である。図１（ｃ）に示されたトランジスタのチャ
ンネル領域はボロンを６×１０１２ｃｍ−２ドープした
ボロンドープ層２２で構成されている。
る。図１（ａ）は本発明の実施例のアクティブマトリッ
クス基板の斜視図である。透明絶縁基板１上に、マトリ
ックス状に配置された複数の薄膜トランジスタおよびこ
れらのトランジスタ間を接続する配線群から構成された
表示用アクティブマトリックス１１と、複数の薄膜トラ
ンジスタとこれらのトランジスタ間を接続する配線群か
ら構成された走査側駆動回路１２および信号側駆動回路
１３が設けられている。図１（ｂ）は走査側駆動回路１
２および信号側駆動回路１３を構成する薄膜トランジス
タの断面構造図である。図１（ｂ）に示されたトランジ
スタのチャンネル領域は不純物をドープしないノンドー
プ層２０となっている。図１（ｃ）は表示部アクティブ
マトリックス１１を構成する薄膜トランジスタの断面構
造図である。図１（ｃ）に示されたトランジスタのチャ
ンネル領域はボロンを６×１０１２ｃｍ−２ドープした
ボロンドープ層２２で構成されている。
【００１０】次に、図１に示した実施例の製造工程を図
２（ａ）〜（ｅ）に従って説明する。透明絶縁基板１上
に、減圧ＣＶＤ法により基板温度５５０℃で非晶質Ｓｉ
膜を形成し、続いて６００℃で４時間以上熱処理して結
晶化させる。得られた多結晶Ｓｉ膜をホト、エッチ工程
によりパターニングしてノンドープ層２０を得る。［図
２（ａ）］次に、ホトリソグラフィ工程により、周辺駆
動回路を構成するトランジスタのノンドープ層２０上の
みをレジスト膜３で覆い、イオン注入法にてボロンイオ
ンを加速電圧２０ｋＶで６×１０１２ｃｍ−２導入して
、表示部のトランジスタのみにボロンドープ層２２を形
成する。［図２（ｂ）］レジスト膜３を除去した後、Ｓ
ｉＯ２ 膜および多結晶Ｓｉ膜をそれぞれ常圧ＣＶＤ法
および減圧ＣＶＤ法で形成し、ホト、エッチ工程により
パターニングしてゲート絶縁膜２３、ゲート電極２４と
する。 ［図２（ｃ）］
２（ａ）〜（ｅ）に従って説明する。透明絶縁基板１上
に、減圧ＣＶＤ法により基板温度５５０℃で非晶質Ｓｉ
膜を形成し、続いて６００℃で４時間以上熱処理して結
晶化させる。得られた多結晶Ｓｉ膜をホト、エッチ工程
によりパターニングしてノンドープ層２０を得る。［図
２（ａ）］次に、ホトリソグラフィ工程により、周辺駆
動回路を構成するトランジスタのノンドープ層２０上の
みをレジスト膜３で覆い、イオン注入法にてボロンイオ
ンを加速電圧２０ｋＶで６×１０１２ｃｍ−２導入して
、表示部のトランジスタのみにボロンドープ層２２を形
成する。［図２（ｂ）］レジスト膜３を除去した後、Ｓ
ｉＯ２ 膜および多結晶Ｓｉ膜をそれぞれ常圧ＣＶＤ法
および減圧ＣＶＤ法で形成し、ホト、エッチ工程により
パターニングしてゲート絶縁膜２３、ゲート電極２４と
する。 ［図２（ｃ）］
【００１１】つぎに、イオン注入法によりリンイオンを
加速電圧２０ｋＶで５×１０１５ｃｍ−２導入し、６０
０℃で４時間熱処理してソース、ドレインのリンドープ
層２１とする。［図２（ｄ）］続いて、保護膜２５とし
て常圧ＣＶＤ法によりＰＳＧ膜またはＳｉＯ２ 膜を形
成し、ホト、エッチ工程によりスルーホールを開孔する
。次にＡｌ膜をスパッタリング法で形成しホト、エッチ
工程によりパターニングして電極２６を得る。［図２（
ｅ）］以上で薄膜トランジスタ形成は完了するが、この
後、特性向上のための水素プラズマ処理や液晶駆動用の
透明電極の形成の工程を経て、図１（ａ）に示すような
アクティブマトリックス基板が完成する。
加速電圧２０ｋＶで５×１０１５ｃｍ−２導入し、６０
０℃で４時間熱処理してソース、ドレインのリンドープ
層２１とする。［図２（ｄ）］続いて、保護膜２５とし
て常圧ＣＶＤ法によりＰＳＧ膜またはＳｉＯ２ 膜を形
成し、ホト、エッチ工程によりスルーホールを開孔する
。次にＡｌ膜をスパッタリング法で形成しホト、エッチ
工程によりパターニングして電極２６を得る。［図２（
ｅ）］以上で薄膜トランジスタ形成は完了するが、この
後、特性向上のための水素プラズマ処理や液晶駆動用の
透明電極の形成の工程を経て、図１（ａ）に示すような
アクティブマトリックス基板が完成する。
【００１２】本実施例によれば、周辺駆動回路のトラン
ジスタのチャンネル領域はノンドープ層で、表示部のト
ランジスタのチャンネル領域は６×１０１２ｃｍ−２だ
けボロンをドープしたボロンドープ層でそれぞれ構成さ
れているため、周辺駆動回路と表示部アクティブマトリ
ックスの各々でトランジスタのオフ電流を抑えることが
できるため良好な画像表示が可能な周辺駆動回路内蔵型
のアクティブマトリックス基板を実現できる。
ジスタのチャンネル領域はノンドープ層で、表示部のト
ランジスタのチャンネル領域は６×１０１２ｃｍ−２だ
けボロンをドープしたボロンドープ層でそれぞれ構成さ
れているため、周辺駆動回路と表示部アクティブマトリ
ックスの各々でトランジスタのオフ電流を抑えることが
できるため良好な画像表示が可能な周辺駆動回路内蔵型
のアクティブマトリックス基板を実現できる。
【００１３】
【発明の効果】以上のように本発明によれば、画像表示
用ＴＦＴのチャンネル領域には、ｐ型不純物を２×１０
１２〜６×１０１２ｃｍ−２の範囲で導入し、周辺駆動
回路を構成するＴＦＴのチャンネル領域におけるｐ型不
純物濃度を１×１０１２ｃｍ−２以下となるように構成
したので、画像表示部と周辺駆動回路は各々異なる動作
条件で、ＴＦＴのオフ電流を同時に低減でき、高精細で
高いコントラスト比を持つ画像表示が可能となる。
用ＴＦＴのチャンネル領域には、ｐ型不純物を２×１０
１２〜６×１０１２ｃｍ−２の範囲で導入し、周辺駆動
回路を構成するＴＦＴのチャンネル領域におけるｐ型不
純物濃度を１×１０１２ｃｍ−２以下となるように構成
したので、画像表示部と周辺駆動回路は各々異なる動作
条件で、ＴＦＴのオフ電流を同時に低減でき、高精細で
高いコントラスト比を持つ画像表示が可能となる。
【図１】（ａ）は本発明の実施例の斜視図である。
（ｂ）は周辺駆動回路部の薄膜トランジスタの断面模式
図である。 （ｃ）は表示部アクティブマトリックス部の薄膜トラン
ジスタの断面模式図である。
図である。 （ｃ）は表示部アクティブマトリックス部の薄膜トラン
ジスタの断面模式図である。
【図２】図１の実施例のアクティブマトリックス基板の
製造工程を工程順に示す断面模式図である。
製造工程を工程順に示す断面模式図である。
【図３】ｐｏｌｙ−Ｓｉ ＴＦＴにおけるチャンネル領
域のｐ型不純物濃度とオフ電流の関係を示すグラフであ
る。
域のｐ型不純物濃度とオフ電流の関係を示すグラフであ
る。
１ 透明絶縁基板
３ レジスト膜
１１ 表示部アクティブマトリックス１２ 走査側
駆動回路 １３ 信号側駆動回路 ２０ ノンドープ層 ２１ リンドープ層 ２２ ボロンドープ層 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 保護膜 ２６ Ａｌ電極
駆動回路 １３ 信号側駆動回路 ２０ ノンドープ層 ２１ リンドープ層 ２２ ボロンドープ層 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 保護膜 ２６ Ａｌ電極
Claims (2)
- 【請求項１】 マトリックス状に形成された第１の薄
膜トランジスタ群と、前記第１の薄膜トランジスタ群を
駆動するための駆動回路を構成する第２の薄膜トランジ
スタ群を有するアクティブマトリックス基板において、
前記第１の薄膜トランジスタ群内の薄膜トランジスタの
チャンネル領域には、２×１０１２ｃｍ−２以上、６×
１０１２ｃｍ−２以下のｐ型不純物が導入されており、
かつ前記第２の薄膜トランジスタ群内の薄膜トランジス
タのチャンネル領域には１×１０１２ｃｍ−２以下のｐ
型不純物が導入されていることを特徴とするアクティブ
マトリックス基板。 - 【請求項２】 請求項１において、前記第１及び第２
の薄膜トランジスタ群を構成する薄膜トランジスタのチ
ャンネル領域は多結晶シリコン薄膜により構成されてな
ることを特徴とするアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172691A JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172691A JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293023A true JPH04293023A (ja) | 1992-10-16 |
| JP2504630B2 JP2504630B2 (ja) | 1996-06-05 |
Family
ID=13754421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172691A Expired - Lifetime JP2504630B2 (ja) | 1991-03-20 | 1991-03-20 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504630B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349737A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マトリクス型液晶表示装置 |
| JPS63261880A (ja) * | 1987-04-20 | 1988-10-28 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1991
- 1991-03-20 JP JP8172691A patent/JP2504630B2/ja not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JPS6349737A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マトリクス型液晶表示装置 |
| JPS63261880A (ja) * | 1987-04-20 | 1988-10-28 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| US5563427A (en) * | 1993-02-10 | 1996-10-08 | Seiko Epson Corporation | Active matrix panel and manufacturing method including TFTs having variable impurity concentration levels |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504630B2 (ja) | 1996-06-05 |
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