JP2764395B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁性透明基板上に形成されるアクティブ
マトリクスあるいはイメージセンサーの画素のスイッチ
ング素子あるいは駆動用回路に用いられるCMOS（Comple
mentary−Metal−Oxide−Semiconductor）型多結晶シリ
コン薄膜トランジスタにおいて、低駆動電圧で大電流が
得られ、さらに両チャネルトランジスタのスレッシュホ
ルド電圧（以下Vthと記す）の絶対値が一致するCMOS型
多結晶シリコン薄膜トランジスタ及びその製造方法に関
する。 〔従来の技術〕 多結晶シリコンにおいては、結晶粒界に存在するダン
グリングボンドなどの欠陥が、キャリアに対するトラッ
プ準位あるいは障壁として働くと一般的に考えられてお
り（John Y.W.Seto,J.Appl.Phys.,46,5247（1975）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（J.Appl.Phys.,53（２）,1193（1982）参照）その目的
で、水素による前記欠陥の終端化が行なわれており、そ
の中でも代表的な方法が、水素プラズマ処理（応用物理
学会,1986年秋季大会予稿集，講演番号27p−Ｑ−５ある
いは、Materials−Reseach−Society Symp.Proc.Vol.5
3,419（1986）参照）あるいは水素イオン打込み法（IEE
E Electron−Device−Letters,Vol.EDL−7,No.11,Novem
ber（1986）,597ページ参照）あるいはプラズマ窒化膜
の形成（電子通信学会技術研究報告SSD83−75,23ページ
参照）などである。これらの方法を用いると、トランジ
スタ特性の大幅な特性改善がなされる。しかしながら、
特性が向上する反面、Ｎチャネルトランジスタがデプレ
ッション方向に大きくシフトし、Ｐチャネルトランジス
タがエンハンスメント方向にわずかながらシフトすると
いうVthの異常シフトの問題が生じる。この原因は、ト
ランジスタがプラズマ中にさらされる事により、ゲート
酸化膜中に正の固定電荷が形成されチャネル部が常に負
に誘起されている為だと考えられている。（電子通信学
会技術研究報告SSD83−75,23ページ参照）一方、水素プ
ラズマ処理によるVthのシフト量がＮチャネルトランジ
スタについてはマイナス1Vからマイナス2Vであるのに対
し、Ｐチャネルトランジスタについては、マイナス0.1V
程度であり（発明者による実験結果）この現象について
の原因は、まだわかっていない。 〔発明が解決しようとする問題点〕 従来技術では、ゲート電極形成前に、ウエハ全面にわ
たってイオン打込み法により、ボロンをチャネルドーピ
ングする方法と、多結晶シリコン薄膜として、ボロンド
ープされた多結晶シリコン薄膜を堆積させて用いるとい
う２つの方法がある。しかしながら、前述のように水素
プラズマあるいは水素イオン打込み法、あるいは、プラ
ズマ窒化膜形成工程によるVthのシフト量がＮチャネル
とＰチャネルとで異なる為に、従来技術では、Ｐチャネ
ルトランジスタが、エンハンスメント方向にシフトしす
ぎてしまい、両チャネルのVthの絶対値の値を等しくで
きなくなってしまう。 本発明は、このような水素プラズマ処理あるいは水素
イオン打込み法あるいはプラズマ窒化膜形成工程による
CMOS型多結晶シリコン薄膜トランジスタのVthの制御に
関して、従来方法により生じたＰチャネル多結晶シリコ
ン薄膜トランジスタが、エンハンスメント方向へ大きく
シフトするという問題点を解決し、Vthの絶対値が小さ
くてサブスレッシュホルド領域の立ち上がりが急しゅん
で、さらにＰチャネル及びＮチャネル共にそのVthの絶
対値がほぼ等しいCMOS型多結晶シリコン薄膜トランジス
タを実現することを目的としている。 〔問題点を解決するための手段〕 本発明は、基板上にＮチャネル薄膜トランジスタとＰ
チャネル薄膜トランジスタとを有する薄膜トランジスタ
の製造方法において、 前記基板上に前記Ｎチャネル薄膜トランジスタのチャ
ネルとなる第１多結晶シリコン薄膜及び前記Ｐチャネル
薄膜トランジスタのチャネルとなる第２多結晶シリコン
薄膜を形成する第１工程と、 前記第１及び第２多結晶シリコン薄膜上にゲート絶縁
膜を形成する第２工程と、 前記第１多結晶シリコン薄膜のチャネルとなる領域に
Ｐ型不純物を低濃度にドーピングする第３工程と、 前記第１及び２多結晶シリコン薄膜の上に前記ゲート
絶縁膜を介してゲート電極を形成する第４工程と、 前記第１多結晶シリコン薄膜にＮ型不純物を、前記第
２多結晶シリコン薄膜にＰ型不純物をそれぞれ選択的に
高濃度にドーピングして前記第１及び第２多結晶シリコ
ン薄膜にソース・ドレイン領域を形成する第５工程と、 水素プラズマ処理、水素イオン打ち込み処理又はプラ
ズマ窒化膜形成処理を施す第６工程とを有することを特
徴とする。 〔実施例〕 参考例を、第１図により、工程図に従って説明する。
同図（ａ）において、絶縁性透明基板１−１上に無添加
多結晶シリコン薄膜の島１−２と１−３を形成する。前
記無添加多結晶シリコン薄膜の島は、減圧CVDなどで堆
積させられ、続いてフォトエッチングで形成される。次
に同図（ｂ）に示すように、レジストマスク１−４を形
成し、島１−３のみにボロンをチャネルドーピングす
る。このようにしてＮチャネル薄膜トランジスタにする
べき島１−３のみを低濃度のボロンドープされたＰ型多
結晶シリコンにする。１−５はボロンビームを示す。た
だしVthのシフト量が１ボルト程度で、抵抗率が低下し
ないくらいのチャネルドープ打込み量に設定する必要が
あり、およそ1012cm-2から1013cm-2程度が適当である。
その後レジストマスク１−４は剥離される。続いて同図
（ｃ）で示すように熱酸化によりゲート酸化膜１−６を
形成する。同図（ｄ）と（ｅ）は一般的なCMOS工程であ
る。１−７はゲート電極であり、ｎ型多結晶シリコンが
使われる。該ゲート電極１−７をマスクとしてボロンあ
るいはリンを必要なところにイオン打込みして、ボロン
ドープ領域１−８及び、リンドープ領域１−９を形成す
る。このようにして、Ｐチャネル多結晶シリコン薄膜ト
ランジスタ１−10及び、低濃度にボロンをチャネルドー
ピングされたＮチャネル多結晶シリコン薄膜トランジス
タ１−11が作製される。次に層間絶縁膜１−12を形成す
る。該層間絶縁膜はCVD法（減圧CVDあるいは常圧CVD）
によるSiO2を用いて形成される。続いて前記ボロンドー
プ領域１−８及びリンドープ領域１−９の活性化熱処理
を約1000℃で行なう。この段階でのTFT特性は、Ｐチャ
ネル多結晶シリコン薄膜トランジスタ１−10は通常の特
性であるが、低濃度にボロンをチャネルドーピングされ
たＮチャネル多結晶シリコン薄膜トランジスタ１−11
は、エンハンスメント方向にシフトしている。ここで水
素プラズマ処理あるいは水素イオン打込み処理が行なわ
れる。同図１−13は、水素プラズマにより発生した反応
性の高い水素ラジカル、あるいは水素イオンビームを示
している。水素プラズマは平行平板型の一般的なプラズ
マ装置と水素ガスを用いることにより簡単に得ることが
できる。その後、コンタクトホール形成工程、続いて電
極形成工程などそれぞれのデバイスに必要な工程へと続
いてゆく。前記電極材料として、金属（アルミニウムあ
るいはクロムなど）を用いる場合には、電極形成後に水
素プラズマ処理あるいは水素イオン打込み処理を行なっ
ても何ら問題はない。ただし、ITO（Indium Tin Oxid
e）あるいはSnO2などの透明導電膜を前記電極材料に用
いる場合は、該透明導電膜が還元作用を受けるため、水
素プラズマ処理あるいは水素イオン打込み処理は電極形
成前に行なわなければならない。 参考例では、ゲート酸化膜形成前に選択チャネルドー
ピングする方法について説明したが、次に本発明の実施
例について説明する。本発明の実施例では、ゲート酸化
膜形成後に選択チャネルドーピングする方法について説
明する。同図（aa）に示すように参考例と同様な方法で
絶縁性透明基板２−１上に無添加多結晶シリコン薄膜の
島２−２と２−３を形成する。次に同図（ｂ）で示すよ
うに熱酸化によりゲート酸化膜２−４を形成する。続い
て同図（ｃ）レジストマスク２−５を形成し、無添加多
結晶シリコン薄膜の島２−３のみに、ボロンをチャネル
ドーピングする。このようにゲート酸化膜２−４を通し
て、Ｎチャネル多結晶シリコン薄膜トランジスタにする
べき島２−３のみを低濃度にホロンドープされたＰ型多
結晶シリコンにする。２−６はボロンビームを示す。チ
ャネルドーピング打込み量については参考例のところで
述べたのでここでは省略する。その後、レジストマスク
２−５は剥離される。以後同図（ｄ），（ｅ），（ｆ）
で示す工程は、実施例１のところで第１図（ｄ），
（ｅ），（ｆ）に従って説明した事と同様なので、ここ
では省略する。 以上述べたように本発明によれば、従来の水素プラズ
マ処理で生じた、Ｎチャネル多結晶シリコン薄膜トラン
ジスタがデプレッション方向へ1Vから2V程度シフトする
という異常シフトの問題を、Ｎチャネル多結晶シリコン
薄膜トランジスタのみのチャネル部にボロンを低濃度
（1012cm-2から10-13cm-2程度）に選択チャネルドーピ
ングしたので、エンハンスメント方向へ制御して解決す
ることができる。従って、水素プラズマ処理あるいは水
素イオン打込み処理あるいはプラズマ窒化膜形成による
多結晶シリコンの欠陥の低減という長所を最大限に利用
することが可能となった。つまり、サブスレッシュホル
ド領域の立ち上がりが急しゅうとなり、Vthの絶対値が
低減され、しかもＮチャネル,Pチャネル共にそのVthの
絶対値の大きさが一致するという優れた特性を有するCM
OS型多結晶シリコン薄膜トランジスタの実現が可能とな
る。第３図にCMOS型多結晶シリコン薄膜トランジスタに
対する本発明の効果を示す。第３図（ａ）にＮチャネル
多結晶シリコン薄膜トランジスタに対する本発明の効果
を示す。同図は発明者が実験して得たデータである。横
軸はゲートとソース間電圧VGSであり、縦軸はドレイン
電流IDSの対数である。測定はドレインとソース間の電
圧VDSを5V一定にして行なった。同図において破線３−
１の曲線が従来方法による結果であり、実線３−２の曲
線が、ボロンを選択チャネルドーピングされた薄膜トラ
ンジスタのトランジスタ特性である。第３図（ｂ）には
同様にＰチャネル多結晶シリコン薄膜トランジスタのト
ランジスタ特性を示す。VDSは−5Vである。Ｐチャネル
多結晶シリコン薄膜トランジスタは、チャネルドーピン
グはされていないので、Vthのシフト量は、問題となら
ない。これらの結果からわかるように、従来方法では、
水素プラズマ処理あるいは水素イオン打込み処理あるい
はプラズマ窒化膜形成など（以下まとめて水素処理と呼
ぶ）によるＮチャネルのデプレッション方向への異常シ
フトを全面にボロンをチャネルドーピングという方向で
行なっていたので、前記水素処理による異常シフトの小
さいＰチャネル多結晶シリコン薄膜トランジスタはエン
ハンスメント方向へ異常シフトしてしまった。本発明で
はＮチャネル多結晶シリコン薄膜トランジスタのみにボ
ロンを選択チャネルドーピングするので、Ｎチャネルの
みVthがエンハンスメント方向に制御されることとな
り、前記水素処理後には両チャネルのVthの絶対値のほ
とんど一致した、優れたCMOS型多結晶シリコン薄膜トラ
ンジスタを実現することが可能となった。 〔発明の効果〕 以上のように、アクティブマトリクス基板に本発明を
用いるとOFF電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、チャネルドー
ピングの際には、打ち込みされる表面よりも深いところ
に打ち込み量のピークがあるため、ゲート絶縁膜を形成
した後にチャネルドーピングすることにより、多結晶シ
リコン薄膜中のゲート絶縁膜との界面に確実に不純物を
打ち込むことができる。さらに、多結晶シリコン薄膜上
にゲート絶縁膜が形成されているため、チャネルドーピ
ングの際の多結晶シリコン薄膜とゲート絶縁膜との界面
へのダメージを防ぐことができる。
マトリクスあるいはイメージセンサーの画素のスイッチ
ング素子あるいは駆動用回路に用いられるCMOS（Comple
mentary−Metal−Oxide−Semiconductor）型多結晶シリ
コン薄膜トランジスタにおいて、低駆動電圧で大電流が
得られ、さらに両チャネルトランジスタのスレッシュホ
ルド電圧（以下Vthと記す）の絶対値が一致するCMOS型
多結晶シリコン薄膜トランジスタ及びその製造方法に関
する。 〔従来の技術〕 多結晶シリコンにおいては、結晶粒界に存在するダン
グリングボンドなどの欠陥が、キャリアに対するトラッ
プ準位あるいは障壁として働くと一般的に考えられてお
り（John Y.W.Seto,J.Appl.Phys.,46,5247（1975）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（J.Appl.Phys.,53（２）,1193（1982）参照）その目的
で、水素による前記欠陥の終端化が行なわれており、そ
の中でも代表的な方法が、水素プラズマ処理（応用物理
学会,1986年秋季大会予稿集，講演番号27p−Ｑ−５ある
いは、Materials−Reseach−Society Symp.Proc.Vol.5
3,419（1986）参照）あるいは水素イオン打込み法（IEE
E Electron−Device−Letters,Vol.EDL−7,No.11,Novem
ber（1986）,597ページ参照）あるいはプラズマ窒化膜
の形成（電子通信学会技術研究報告SSD83−75,23ページ
参照）などである。これらの方法を用いると、トランジ
スタ特性の大幅な特性改善がなされる。しかしながら、
特性が向上する反面、Ｎチャネルトランジスタがデプレ
ッション方向に大きくシフトし、Ｐチャネルトランジス
タがエンハンスメント方向にわずかながらシフトすると
いうVthの異常シフトの問題が生じる。この原因は、ト
ランジスタがプラズマ中にさらされる事により、ゲート
酸化膜中に正の固定電荷が形成されチャネル部が常に負
に誘起されている為だと考えられている。（電子通信学
会技術研究報告SSD83−75,23ページ参照）一方、水素プ
ラズマ処理によるVthのシフト量がＮチャネルトランジ
スタについてはマイナス1Vからマイナス2Vであるのに対
し、Ｐチャネルトランジスタについては、マイナス0.1V
程度であり（発明者による実験結果）この現象について
の原因は、まだわかっていない。 〔発明が解決しようとする問題点〕 従来技術では、ゲート電極形成前に、ウエハ全面にわ
たってイオン打込み法により、ボロンをチャネルドーピ
ングする方法と、多結晶シリコン薄膜として、ボロンド
ープされた多結晶シリコン薄膜を堆積させて用いるとい
う２つの方法がある。しかしながら、前述のように水素
プラズマあるいは水素イオン打込み法、あるいは、プラ
ズマ窒化膜形成工程によるVthのシフト量がＮチャネル
とＰチャネルとで異なる為に、従来技術では、Ｐチャネ
ルトランジスタが、エンハンスメント方向にシフトしす
ぎてしまい、両チャネルのVthの絶対値の値を等しくで
きなくなってしまう。 本発明は、このような水素プラズマ処理あるいは水素
イオン打込み法あるいはプラズマ窒化膜形成工程による
CMOS型多結晶シリコン薄膜トランジスタのVthの制御に
関して、従来方法により生じたＰチャネル多結晶シリコ
ン薄膜トランジスタが、エンハンスメント方向へ大きく
シフトするという問題点を解決し、Vthの絶対値が小さ
くてサブスレッシュホルド領域の立ち上がりが急しゅん
で、さらにＰチャネル及びＮチャネル共にそのVthの絶
対値がほぼ等しいCMOS型多結晶シリコン薄膜トランジス
タを実現することを目的としている。 〔問題点を解決するための手段〕 本発明は、基板上にＮチャネル薄膜トランジスタとＰ
チャネル薄膜トランジスタとを有する薄膜トランジスタ
の製造方法において、 前記基板上に前記Ｎチャネル薄膜トランジスタのチャ
ネルとなる第１多結晶シリコン薄膜及び前記Ｐチャネル
薄膜トランジスタのチャネルとなる第２多結晶シリコン
薄膜を形成する第１工程と、 前記第１及び第２多結晶シリコン薄膜上にゲート絶縁
膜を形成する第２工程と、 前記第１多結晶シリコン薄膜のチャネルとなる領域に
Ｐ型不純物を低濃度にドーピングする第３工程と、 前記第１及び２多結晶シリコン薄膜の上に前記ゲート
絶縁膜を介してゲート電極を形成する第４工程と、 前記第１多結晶シリコン薄膜にＮ型不純物を、前記第
２多結晶シリコン薄膜にＰ型不純物をそれぞれ選択的に
高濃度にドーピングして前記第１及び第２多結晶シリコ
ン薄膜にソース・ドレイン領域を形成する第５工程と、 水素プラズマ処理、水素イオン打ち込み処理又はプラ
ズマ窒化膜形成処理を施す第６工程とを有することを特
徴とする。 〔実施例〕 参考例を、第１図により、工程図に従って説明する。
同図（ａ）において、絶縁性透明基板１−１上に無添加
多結晶シリコン薄膜の島１−２と１−３を形成する。前
記無添加多結晶シリコン薄膜の島は、減圧CVDなどで堆
積させられ、続いてフォトエッチングで形成される。次
に同図（ｂ）に示すように、レジストマスク１−４を形
成し、島１−３のみにボロンをチャネルドーピングす
る。このようにしてＮチャネル薄膜トランジスタにする
べき島１−３のみを低濃度のボロンドープされたＰ型多
結晶シリコンにする。１−５はボロンビームを示す。た
だしVthのシフト量が１ボルト程度で、抵抗率が低下し
ないくらいのチャネルドープ打込み量に設定する必要が
あり、およそ1012cm-2から1013cm-2程度が適当である。
その後レジストマスク１−４は剥離される。続いて同図
（ｃ）で示すように熱酸化によりゲート酸化膜１−６を
形成する。同図（ｄ）と（ｅ）は一般的なCMOS工程であ
る。１−７はゲート電極であり、ｎ型多結晶シリコンが
使われる。該ゲート電極１−７をマスクとしてボロンあ
るいはリンを必要なところにイオン打込みして、ボロン
ドープ領域１−８及び、リンドープ領域１−９を形成す
る。このようにして、Ｐチャネル多結晶シリコン薄膜ト
ランジスタ１−10及び、低濃度にボロンをチャネルドー
ピングされたＮチャネル多結晶シリコン薄膜トランジス
タ１−11が作製される。次に層間絶縁膜１−12を形成す
る。該層間絶縁膜はCVD法（減圧CVDあるいは常圧CVD）
によるSiO2を用いて形成される。続いて前記ボロンドー
プ領域１−８及びリンドープ領域１−９の活性化熱処理
を約1000℃で行なう。この段階でのTFT特性は、Ｐチャ
ネル多結晶シリコン薄膜トランジスタ１−10は通常の特
性であるが、低濃度にボロンをチャネルドーピングされ
たＮチャネル多結晶シリコン薄膜トランジスタ１−11
は、エンハンスメント方向にシフトしている。ここで水
素プラズマ処理あるいは水素イオン打込み処理が行なわ
れる。同図１−13は、水素プラズマにより発生した反応
性の高い水素ラジカル、あるいは水素イオンビームを示
している。水素プラズマは平行平板型の一般的なプラズ
マ装置と水素ガスを用いることにより簡単に得ることが
できる。その後、コンタクトホール形成工程、続いて電
極形成工程などそれぞれのデバイスに必要な工程へと続
いてゆく。前記電極材料として、金属（アルミニウムあ
るいはクロムなど）を用いる場合には、電極形成後に水
素プラズマ処理あるいは水素イオン打込み処理を行なっ
ても何ら問題はない。ただし、ITO（Indium Tin Oxid
e）あるいはSnO2などの透明導電膜を前記電極材料に用
いる場合は、該透明導電膜が還元作用を受けるため、水
素プラズマ処理あるいは水素イオン打込み処理は電極形
成前に行なわなければならない。 参考例では、ゲート酸化膜形成前に選択チャネルドー
ピングする方法について説明したが、次に本発明の実施
例について説明する。本発明の実施例では、ゲート酸化
膜形成後に選択チャネルドーピングする方法について説
明する。同図（aa）に示すように参考例と同様な方法で
絶縁性透明基板２−１上に無添加多結晶シリコン薄膜の
島２−２と２−３を形成する。次に同図（ｂ）で示すよ
うに熱酸化によりゲート酸化膜２−４を形成する。続い
て同図（ｃ）レジストマスク２−５を形成し、無添加多
結晶シリコン薄膜の島２−３のみに、ボロンをチャネル
ドーピングする。このようにゲート酸化膜２−４を通し
て、Ｎチャネル多結晶シリコン薄膜トランジスタにする
べき島２−３のみを低濃度にホロンドープされたＰ型多
結晶シリコンにする。２−６はボロンビームを示す。チ
ャネルドーピング打込み量については参考例のところで
述べたのでここでは省略する。その後、レジストマスク
２−５は剥離される。以後同図（ｄ），（ｅ），（ｆ）
で示す工程は、実施例１のところで第１図（ｄ），
（ｅ），（ｆ）に従って説明した事と同様なので、ここ
では省略する。 以上述べたように本発明によれば、従来の水素プラズ
マ処理で生じた、Ｎチャネル多結晶シリコン薄膜トラン
ジスタがデプレッション方向へ1Vから2V程度シフトする
という異常シフトの問題を、Ｎチャネル多結晶シリコン
薄膜トランジスタのみのチャネル部にボロンを低濃度
（1012cm-2から10-13cm-2程度）に選択チャネルドーピ
ングしたので、エンハンスメント方向へ制御して解決す
ることができる。従って、水素プラズマ処理あるいは水
素イオン打込み処理あるいはプラズマ窒化膜形成による
多結晶シリコンの欠陥の低減という長所を最大限に利用
することが可能となった。つまり、サブスレッシュホル
ド領域の立ち上がりが急しゅうとなり、Vthの絶対値が
低減され、しかもＮチャネル,Pチャネル共にそのVthの
絶対値の大きさが一致するという優れた特性を有するCM
OS型多結晶シリコン薄膜トランジスタの実現が可能とな
る。第３図にCMOS型多結晶シリコン薄膜トランジスタに
対する本発明の効果を示す。第３図（ａ）にＮチャネル
多結晶シリコン薄膜トランジスタに対する本発明の効果
を示す。同図は発明者が実験して得たデータである。横
軸はゲートとソース間電圧VGSであり、縦軸はドレイン
電流IDSの対数である。測定はドレインとソース間の電
圧VDSを5V一定にして行なった。同図において破線３−
１の曲線が従来方法による結果であり、実線３−２の曲
線が、ボロンを選択チャネルドーピングされた薄膜トラ
ンジスタのトランジスタ特性である。第３図（ｂ）には
同様にＰチャネル多結晶シリコン薄膜トランジスタのト
ランジスタ特性を示す。VDSは−5Vである。Ｐチャネル
多結晶シリコン薄膜トランジスタは、チャネルドーピン
グはされていないので、Vthのシフト量は、問題となら
ない。これらの結果からわかるように、従来方法では、
水素プラズマ処理あるいは水素イオン打込み処理あるい
はプラズマ窒化膜形成など（以下まとめて水素処理と呼
ぶ）によるＮチャネルのデプレッション方向への異常シ
フトを全面にボロンをチャネルドーピングという方向で
行なっていたので、前記水素処理による異常シフトの小
さいＰチャネル多結晶シリコン薄膜トランジスタはエン
ハンスメント方向へ異常シフトしてしまった。本発明で
はＮチャネル多結晶シリコン薄膜トランジスタのみにボ
ロンを選択チャネルドーピングするので、Ｎチャネルの
みVthがエンハンスメント方向に制御されることとな
り、前記水素処理後には両チャネルのVthの絶対値のほ
とんど一致した、優れたCMOS型多結晶シリコン薄膜トラ
ンジスタを実現することが可能となった。 〔発明の効果〕 以上のように、アクティブマトリクス基板に本発明を
用いるとOFF電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、チャネルドー
ピングの際には、打ち込みされる表面よりも深いところ
に打ち込み量のピークがあるため、ゲート絶縁膜を形成
した後にチャネルドーピングすることにより、多結晶シ
リコン薄膜中のゲート絶縁膜との界面に確実に不純物を
打ち込むことができる。さらに、多結晶シリコン薄膜上
にゲート絶縁膜が形成されているため、チャネルドーピ
ングの際の多結晶シリコン薄膜とゲート絶縁膜との界面
へのダメージを防ぐことができる。
【図面の簡単な説明】
第１図（ａ）から（ｆ）は、本発明の参考例におけるCM
OS型多結晶シリコン薄膜トランジスタの工程図である。 第２図（ａ）から（ｆ）は、同じく本発明の実施例１を
示す工程図である。 第３図（ａ），（ｂ）は、CMOS型多結晶シリコン薄膜ト
ランジスタに対する本発明の効果を示すトランジスタ特
性図である。 １−４と２−5;選択チャネルドーピングのためのレジス
トマスク １−５と２−6;ボロンビーム １−13と２−11;水素ラジカル ３−1;従来例によるＮチャネルのトランジスタカーブ ３−2;本発明によるＮチャネルのトランジスタカーブ ３−3;本発明によるＰチャネルのトランジスタカーブ
OS型多結晶シリコン薄膜トランジスタの工程図である。 第２図（ａ）から（ｆ）は、同じく本発明の実施例１を
示す工程図である。 第３図（ａ），（ｂ）は、CMOS型多結晶シリコン薄膜ト
ランジスタに対する本発明の効果を示すトランジスタ特
性図である。 １−４と２−5;選択チャネルドーピングのためのレジス
トマスク １−５と２−6;ボロンビーム １−13と２−11;水素ラジカル ３−1;従来例によるＮチャネルのトランジスタカーブ ３−2;本発明によるＮチャネルのトランジスタカーブ ３−3;本発明によるＰチャネルのトランジスタカーブ
Claims (1)
- (57)【特許請求の範囲】 １．基板上にＮチャネル薄膜トランジスタとＰチャネル
薄膜トランジスタとを有する薄膜トランジスタの製造方
法において、 前記基板上に前記Ｎチャネル薄膜トランジスタのチャネ
ルとなる第１多結晶シリコン薄膜及び前記Ｐチャネル薄
膜トランジスタのチャネルとなる第２多結晶シリコン薄
膜を形成する第１工程と、 前記第１及び第２多結晶シリコン薄膜上にゲート絶縁膜
を形成する第２工程と、 前記第１多結晶シリコン薄膜のチャネルとなる領域にＰ
型不純物を低濃度にドーピングする第３工程と、 前記第１及び２多結晶シリコン薄膜の上に前記ゲート絶
縁膜を介してゲート電極を形成する第４工程と、 前記第１多結晶シリコン薄膜にＮ型不純物を、前記第２
多結晶シリコン薄膜にＰ型不純物をそれぞれ選択的に高
濃度にドーピングして前記第１及び第２多結晶シリコン
薄膜にソース・ドレイン領域を形成する第５工程と、 水素プラズマ処理、水素イオン打ち込み処理又はプラズ
マ窒化膜形成処理を施す第６工程とを有することを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096756A JP2764395B2 (ja) | 1987-04-20 | 1987-04-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096756A JP2764395B2 (ja) | 1987-04-20 | 1987-04-20 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328111A Division JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261880A JPS63261880A (ja) | 1988-10-28 |
| JP2764395B2 true JP2764395B2 (ja) | 1998-06-11 |
Family
ID=14173502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096756A Expired - Lifetime JP2764395B2 (ja) | 1987-04-20 | 1987-04-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764395B2 (ja) |
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| US5254480A (en) * | 1992-02-20 | 1993-10-19 | Minnesota Mining And Manufacturing Company | Process for producing a large area solid state radiation detector |
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| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW548686B (en) | 1996-07-11 | 2003-08-21 | Semiconductor Energy Lab | CMOS semiconductor device and apparatus using the same |
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| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
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| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
-
1987
- 1987-04-20 JP JP62096756A patent/JP2764395B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63261880A (ja) | 1988-10-28 |
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