KR100480921B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 문턱전압 변동을 방지하기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 버퍼 산화막을 형성하는 단계와, 상기 기판 결과물에 대해 열처리를 진행하는 단계와, 상기 버퍼 산화막 표면에 인 가스 분위기에서 인을 도핑하는 단계와, 상기 표면에 인 도핑이 이루어진 버퍼 산화막을 포함한 기판 전면 상에 게이트 스페이서 질화막을 증착하는 단계와, 상기 게이트 스페이서용 질화막과 버퍼 산화막을 블랭킷 식각하여 게이트의 양측벽에 게이트 스페이서를 형성하는 단계와, 상기 기판 전면 상에 셀 스페이서 질화막과 층간절연막을 차례로 증착하는 단계와, 상기 게이트가 노출되도록 층간절연막과 셀 스페이서 질화막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 버퍼 산화막의 형성 후에 열처리 및 인(Phosphorus) 가스 분위기에서의 상기 게이트 버퍼 산화막 표면에의 인 도핑을 해줌으로써 후속에서 버퍼 산화막과 게이트 스페이서 질화막 계면을 통한 수소 이동을 억제시킬 수 있으며, 이에 따라, 트랜지스터의 문턴전압 변동을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 버퍼 산화막 형성 이후에 트랜지스터의 문턱전압 변동(drop)이 유발되는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
트랜지스터를 제조함에 있어 문턱전압(Vt)의 제어는 가장 기본적이면서 핵심적으로 제어하여야 할 파라미터(parameter)이다. 예컨데, 실제 메모리 제조 공정에 있어서 트랜지스터의 문턱전압은 후속 공정에서 야기된 수소 등의 요인에 의해 많은 변동이 야기되고 있다. 특히, 셀 영역에 형성되는 셀 트랜지스터는 그 형성 후에 수소에 의해 많은 영향을 받고 있다.
따라서, 트랜지스터의 문턱전압을 제어하기 위해서는 그 형성 후의 수소 등에 의한 요인을 제거하는 것이 필요하다.
여기서, 수소에 의한 트랜지스터의 문턱전압 변동은 게이트 형성 후에 형성한 버퍼 산화막(Buffer oxide)과 게이트 스페이서 질화막(gate spacer nitride)의 계면을 통해 기판으로 수소가 침투하여 야기되는 것으로 알려져 있다.
한편, 이와 같은 현상을 방지하기 위해 종래에는 후속 공정에서 진공 열처리를 진행하거나, 또는, 도 1에 도시된 바와 같이, 고농도 이온주입을 진행하여 버퍼 산화막(3)과 게이트 스페이서 질화막(4) 계면의 결정(crystal) 상태를 변형시키고, 이를 통해, 수소의 이동을 막는 방법을 이용하기도 한다.
도 1에서, 미설명된 도면부호 1은 반도체 기판, 2는 게이트, 5는 소오스/드레인 영역, 6은 셀 스페이서 질화막, 7은 층간절연막, 그리고, 8은 불순물 이온을 각각 나타낸다.
그러나, 상기와 같이 후속 공정에서 고농도 이온주입을 진행할 경우, 기판으로의 수소 이동은 방지할 수 있겠지만, 고농도 이온주입에 의한 영향으로 트랜지스터의 채널 영역으로 불순물이 확산되어 트랜지스터의 오프-누설(off-Leakage)이 증가되거나, 또는, 전계(Electric Field)가 증가되어 핫 케리어(Hot carrier) 특성의 열화 및 리프레쉬(Refresh) 특성의 열화가 야기된다.
결국, 종래에는 게이트 형성 이후의 수소에 의한 악영향을 억제시키지 못하기 때문에 트랜지스터의 문턱전압을 제어함에 한계가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 버퍼 산화막 형성 이후에 트랜지스터 문턱전압 변동(drop)이 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 버퍼 산화막을 형성하는 단계; 상기 기판 결과물에 대해 열처리를 진행하는 단계; 상기 버퍼 산화막 표면에 인 가스 분위기에서 인을 도핑하는 단계; 상기 표면에 인 도핑이 이루어진 버퍼 산화막을 포함한 기판 전면 상에 게이트 스페이서 질화막을 증착하는 단계; 상기 게이트 스페이서용 질화막과 버퍼 산화막을 블랭킷 식각하여 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 상기 기판 전면 상에 셀 스페이서 질화막과 층간절연막을 차례로 증착하는 단계; 및 상기 게이트가 노출되도록 층간절연막과 셀 스페이서 질화막을 CMP하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 버퍼 산화막은 100∼200Å의 두께로 형성한다. 상기 열처리는 500∼1000℃의 온도로 진행한다. 상기 게이트 스페이서 질화막은 90∼110Å의 두께로 증착한다. 상기 셀 스페이서 질화막은 200∼400Å의 두께로 증착한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 게이트 버퍼 산화막의 형성 후에 열처리를 행하고, 연이어, 인(Phosphorus) 가스 분위기에서 상기 게이트 버퍼 산화막 표면에 인 도핑을 해준다.
이렇게 되면, 게이트 버퍼 산화막 표면에의 인 도핑으로 인해 상기 게이트 버퍼 산화막과 게이트 스페이서 질화막 계면에서의 트랩(trap)이 억제되며, 이에 따라, 게이트 버퍼 산화막과 게이트 스페이서 질화막 계면을 통한 수소 및 불순물의 이동이 차단되기 때문에, 기판으로의 수소 출입에 기인하는 트랜지스터의 문턱전압 변동은 방지 또는 억제시킬 수 있게 된다.
자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 트랜지스터의 문턱전압 변동을 방지하기 위한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 공지의 공정에 따라 게이트(22)를 형성한 후, LDD 이온주입을 행하고, 이어서, 상기 게이트(22)를 덮도록 기판 전면 상에 100∼200Å의 두께로 버퍼 산화막(23)을 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 기판 결과물에 대해 500∼1000℃에서 열처리를 진행하고, 연이어서, 인(Phosphorous) 가스 분위기에서 버퍼 산화막(23)의 표면에 인(24)을 도핑한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 기판 결과물 상에 게이트 스페이서 질화막(25)을 90∼110Å 두께로 증착한 후, 상기 게이트 스페이서 질화막(25)과 표면에 인(24)이 도핑된 버퍼 산화막(23)을 블랭킷 식각하여 게이트 스페이서(26)를 형성한다. 그런다음, 소오스/드레인 이온주입을 행한 후, 열처리를 행하여 게이트 스페이서(26)를 포함한 게이트(22) 양측의 기판 표면에 소오스/드레인 영역(27)을 형성한다.
그리고나서, 자세하게 도시하지는 않았지만, 도 2d에 도시된 바와 같이, 기판 결과물 상에 200∼400Å의 두께로 셀 스페이서 질화막(28)과 층간절연막(29)을 차례로 증착한 후, 게이트(22)가 노출되도록 상기 층간절연막(29)과 질화막(28)을 CMP(Chemical Mechanical Polishing)하여 게이트들(22)간을 분리시킨다.
이후, 공지된 일련의 후속 공정을 수행하여 본 발명에 따른 반도체 소자를 완성한다.
상기에서, 게이트 버퍼 산화막의 형성 후에 열처리를 행한 다음 인 가스 분위기에서 계면에 인 도핑을 하였기 때문에, 이러한 인 도핑에 의해 계면의 트랩을 억제하여 후속에서 상기 버퍼 산화막과 게이트 스페이서 질화막 계면을 통한 수소 및 불순물 등의 출입을 막을 수 있으며, 이에 따라, 트랜지스터의 문턱전압 변동을 억제할 수 있다.
따라서, 본 발명은 트랜지스터의 채널 영역으로 수소 및 불순물 등이 확산되는 것을 방지할 수 있는 바, 트랜지스터의 오프-누설 및 전계 증가를 방지할 수 있음은 물론 핫 케리어 특성의 열화 및 리프레쉬 특성의 열화를 방지할 수 있다.
이상에서와 같이, 본 발명은 버퍼 산화막의 형성 후에 열처리 및 인 가스 분위기에서의 상기 게이트 버퍼 산화막 표면에의 인 도핑을 해줌으로써 후속에서 버퍼 산화막과 게이트 스페이서 질화막 계면을 통한 수소 이동을 억제시킬 수 있으며, 이에 따라, 트랜지스터의 문턴전압 변동을 방지할 수 있는 바, 결과적으로, 소자 특성 및 그 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 트랜지스터 문턱전압 변동 방지방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트랜지스터 문턱전압 변동을 방지하기 위한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 게이트
23 : 버퍼 산화막 24 : 인
25 : 게이트 스페이서 질화막 26 : 게이트 스페이서
27 : 소오스/드레인 영역 28 : 셀 스페이서 질화막
29 : 층간절연막
Claims (4)
- 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 포함한 기판 상에 버퍼 산화막을 형성하는 단계;상기 기판 결과물에 대해 열처리를 진행하는 단계;상기 버퍼 산화막 표면에 인 가스 분위기에서 인을 도핑하는 단계;상기 표면에 인 도핑이 이루어진 버퍼 산화막을 포함한 기판 전면 상에 게이트 스페이서 질화막을 증착하는 단계;상기 게이트 스페이서용 질화막과 버퍼 산화막을 블랭킷 식각하여 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;상기 기판 전면 상에 셀 스페이서 질화막과 층간절연막을 차례로 증착하는 단계; 및상기 게이트가 노출되도록 층간절연막과 셀 스페이서 질화막을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼 산화막은 100∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리는 500∼1000℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 스페이서 질화막은 90∼110Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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