KR20060075074A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 데이타 유지 시간(data retention time)을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다. 이 방법은, 액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계; 상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계; 결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계; 상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 선택적으로 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도.
도 2는 종래의 게이트가 홈과 오정렬된 상태를 나타내는 단면도.
도 3 및 도 4는 종래의 게이트가 홈과 오정렬됨에 따라 소스 및 드레인 영역이 비대칭적으로 분포된 상태를 나타내는 도면.
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 6은 본 발명에 따른 트랜지스터의 게이트가 오정렬된 상태를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 실리콘 기판 31: 소자분리막
32: 홈 33: 게이트 산화막
34: 제 1 게이트용 도전막 35: 소스 및 드레인 영역
34a: 식각후 잔류된 제 1 게이트용 도전막 36: 제 2 게이트용 도전막
36a: 식각후 잔류된 제 2 게이트용 도전막 37: 하드마스크막
37a: 식각후 잔류된 하드마스크막 38: 게이트
39: 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 데이타 유지 시간을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
최근, 소자의 디자인 룰이 100㎚ 이하로 감소됨에 따라, 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 셀 트랜지스터의 Vt 타겟을 구현함에 있어서, 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. 이에 따라, 트랜지스터를 소위 리세스 채널 구조로 형성하는 방법이 제안되었다.
이러한 리세스 채널 구조를 갖는 트랜지스터는, 게이트가 형성될 영역에 해당하는 기판의 액티브 영역 부위를 선택적으로 식각하여 리세스시킴으로써, 채널 길이가 확보되도록 하는 것이다.
도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도이다. 먼저, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(11)이 구비된 실리콘 기판(10)을 제공한다. 이어서, 기판(10)의 게이트 형성영역에 해당하는 부분을 선택적으로 식각하여 리세스시킴으로써, 홈(리세스 채널 구조)(12)을 형성한다. 그런 후, 홈(12)을 포함한 기판(10) 상에 게이트 산화막( 도시안됨), 제 1 게이트용 도전막(도시안됨), 제 2 게이트용 도전막(도시안됨) 및 하드마스크막(도시안됨)을 차례로 형성한다. 제 1 게이트용 도전막은 다결정실리콘으로 이루어지고, 제 2 게이트용 도전막은 텅스텐 실리사이드로 이루어진다.
다음, 이 막들을 선택적으로 식각하여, 홈(12) 상부에 게이트(17)를 형성한다. 이때, 도 1에서 미설명한 도면부호 13, 14, 15 및 16은 식각후 잔류된 게이트 산화막, 제 1 게이트용 도전막, 제 2 게이트용 도전막 및 하드마스크막을 각각 나타낸다. 이어서, 게이트(17) 양측의 기판에 저농도 불순물 이온주입을 통해 LDD 영역(도시안됨)을 형성한다. 그 후에, 게이트(17)의 양측벽에 스페이서(18)를 형성하고, 스페이서(18)를 포함한 게이트(17)의 양측에 고농도 불순물 이온주입을 통해 소스 및 드레인 영역(19)을 형성한다.
도 2, 도 3 및 도 4는 종래기술에 따른 문제점을 설명하기 위한 도면으로서, 도 2는 종래의 게이트가 홈과 오정렬된 상태를 나타내는 단면도이고, 도 3 및 도 4는 종래의 게이트가 홈과 오정렬됨에 따라 소스 및 드레인 영역이 비대칭적으로 분포된 상태를 나타내는 도면이다. 종래기술에 따른 반도체 소자의 트랜지스터 제조방법에 있어서는, 도 2에 도시한 바와 같이, 게이트(17)의 형성시에, 게이트(17)가 홈(12)과 오정렬(misalign)될 수도 있다. 이 경우, 소스 및 드레인 영역(19)이 홈(12)을 기준으로 비대칭적으로 형성된다. 즉, 게이트(17)가 홈(12)의 우측 또는 좌측으로 치우치게 정렬됨으로써, 각각 도 3 및 도 4에 도시한 바와 같이, 소스 및 드레인 영역(19)이 홈(12)을 기준으로 서로 비대칭적으로 형성되므로, 전계가 변화 되어, 셀 트랜지스터 특성의 균일도가 저하된다. 이에 따라, 접합 누설 전류가 증가되어, 데이타 유지 시간이 감소되는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 트랜지스터 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 소스 및 드레인 영역이 홈을 기준으로 비대칭적으로 형성되는 것을 방지함으로써, 전계의 변화 발생을 방지하여, 셀 트랜지스터 특성의 균일도를 향상시키고, 데이타 유지 시간을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고: 이 방법은, 액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계; 상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계; 결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계; 상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 선택적으로 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 제 1 게이트용 도전막은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나로 이루어진다.
본 발명의 다른 일면에 따라, 상기 제 1 게이트용 도전막은, 500~1,000 Å의 두께로 형성한다.
본 발명의 다른 일면에 따라, 상기 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하여 수행한다.
본 발명의 또 다른 일면에 따라, 상기 불순물 이온주입 공정은, 이온주입 에너지를 10 ~ 100 KeV로 하고, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(31)이 구비된 실리콘 기판(30)을 제공한다. 이어서, 액티브 영역에 해당하는 기판(30)의 일부분을 식각하여 리세스시킴으로써, 홈(32)을 형성한다. 그런다음, 홈(32)을 포함한 기판(30) 상에 게이트 산화막(33) 및 제 1 게이트용 도전막(34)을 차례로 증착한다. 제 1 게이트용 도전막(34)은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나를 이용하여 500~1,000 Å의 두께로 증착한다.
그리고 나서, 결과물에 고농도의 불순물 이온주입 공정을 수행하여 홈(32)의 양측 기판에 소스 및 드레인 영역(35)을 형성한다. 이때, 소스 및 드레인 영역(35) 형성을 위한 고농도의 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하고, 이온주입 에너지를 10 ~ 100 KeV로 하며, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행한다. 상기 소스 및 드레인 영역(35)은 후속으로 형성되는 게이트 보다 먼저 형성되므로, 게이트가 홈(32)과 오정렬되더라도, 소스 및 드레인 영역(35)이 홈(32)을 기준으로 비대칭적으로 형성될 염려가 없다.
도 5b에 도시한 바와 같이, 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막(36) 및 하드마스크막(37)을 차례로 형성한다. 제 2 게이트용 도전막(36)은 텅스텐 실리사이드로 이루어진다.
도 5c에 도시한 바와 같이, 하드마스크막(37), 제 2 게이트용 도전막(36) 및 제 1 게이트용 도전막(34)을 선택적으로 식각하여, 홈(32)의 상부에 게이트(38)를 형성한다. 이때, 도 5c에서 미설명한 도면부호 34a, 36a 및 37a는 각각 식각후 잔류된 다결정실리콘막, 텅스텐 실리사이드막 및 하드마스크막을 나타낸다. 이어서, 게이트(38)의 양측벽에 스페이서(39)를 형성한다. 스페이서(39)는 200~500 Å 정도의 두께를 갖는다.
도 6은 본 발명에 따른 트랜지스터의 게이트가 오정렬된 상태를 나타내는 단면도이다. 전술한 바와 같이, 본 발명에서는 게이트(38)를 형성하기 전에, 소스 및 드레인 영역(35)을 형성하므로, 게이트(38) 형성시에, 게이트(38)가 홈(32)과 오정렬되더라도, 소스 및 드레인 영역(35)이 홈(32)을 기준으로 비대칭적으로 형성 될 염려가 없다. 또한, 종래기술에서는, 스페이서를 형성한 후에 소스 및 드레인 영역을 형성하지만, 본 발명에서는, 게이트(38) 및 스페이서(39)를 형성하기 전에 소스 및 드레인 영역(35)을 형성하기 때문에, 종래의 방법에 비해 높은 이온주입 에너지로 소스 및 드레인 영역(35)을 형성할 수 있다. 이에 따라, 소스 및 드레인 영역(35)의 접합을 종래보다 완만하게 형성할 수 있으므로, 전계를 감소시킬 수 있다. 따라서, 접합 누설 전류를 감소시켜, 데이타 유지 시간을 증가시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트를 형성하기 전에 소스 및 드레인 영역을 형성함으로써, 게이트가 홈과 오정렬되더라도, 소스 및 드레인 영역이 홈을 기준으로 비대칭적으로 형성되는 것을 막을 수 있다. 이에 따라, 전계의 변화 발생을 방지할 수 있으므로, 셀 트랜지스터 특성의 균일도를 향상시킬 수 있다. 또한, 소스 및 드레인 영역 형성 시에, 이온주입 에너지를 증가시킬 수 있어, 소스 및 드레인 영역의 접합을 종래보다 완만하게 형성할 수 있다. 이에 따라, 전계를 감소시킬 수 있으므로, 접합 누설 전류를 감소시켜, 데이타 유지 시간을 증가시킬 수 있다.
Claims (5)
- 반도체 소자의 트랜지스터 제조방법에 있어서,액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계;상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계;결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계;상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 선택적으로 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 게이트용 도전막은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 게이트용 도전막은, 500~1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 불순물 이온주입 공정은, 이온주입 에너지를 10 ~ 100 KeV로 하고, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |