KR20070013032A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 고전압 피모스 트랜지스터의 DDD(Double Doped Drain) 이온 주입시 셀 트랜지스터의 소오스 접합과 드레인 접합에도 이온을 주입하여 게이트와 드레인간 오버랩 지역에서 발생되는 핀치 오프(pinch off) 현상이 빨리 발생되도록 하여 핫 캐리어(hot carrier) 수를 증가시킴으로써 프로그램 특성을 향상시키고, 셀 트랜지스터의 소오스 접합과 드레인 접합간에 생기는 공핍(depletion) 폭을 줄이어 누설 전류를 줄이기 위한 기술이다.
DDD 이온 주입, 핀치 오프, 공핍 폭

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판 31 : 터널 산화막
32 : 플로팅 게이트 33 : 유전체막
34 : 컨트롤 게이트 35 : 제 1 소오스 접합
36 : 제 1 드레인 접합 37, 38 : 제 1, 제 2 P- 접합
39 : 제 2 소오스 접합 40 : 제 2 드레인 접합
41 : 스페이서 42, 43 : 제 1, 제 2 P+ 접합
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 프로그램 특성을 향상시키고 누설 전류를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
스택 게이트형 플래쉬 이이피롬(stacked gate type flash EEPROM) 소자에서는 셀 동작시 드레인 접합(drain junction) 지역의 공핍 영역(depletion region)이 줄어들면서 게이트와 드레인간 오버랩 지역(gate to drain overlap region)에서 핀치 오프(pinch off)가 발생하게 되고, 이로 인해 발생되는 강한 전기장(electric field)에 의하여 핫 캐리어(hot carrier)가 발생되는데, 핫 캐리어 중 럭키 일렉트론(Lucky electron)들이 플로팅 게이트에 축적되어 프로그램을 하는 방식을 이용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 셀 영역(cell region)과 고전압 PMOS 트랜지스터 형성 영역의 접합 형성 과정을 나타낸다.
먼저, 도 1a에 도시하는 바와 같이 소자 분리막(미도시)에 의하여 활성영역이 정의된 반도체 기판(10)상에 터널 산화막(11)을 형성한 후 셀 영역에는 플로팅 게이트(12), 유전체막(13) 및 컨트롤 게이트(14)가 적층된 셀 트랜지스터 게이트를 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 플로팅 게이트(13) 및 컨트롤 게이트(14)용 도전층이 적층된 PMOS 트랜지스터 게이트를 형성한다.
이어, 셀 소오스 마스크(cell source mask)를 이용한 소오스 이온 주입 공정에 의해 제 1 소오스 접합(15)을 형성하고, 열처리 공정을 실시한다.
그런 다음, 도면으로 도시하지 않았지만 고전압 NMOS 트랜지스터 형성 영역에 DDD(Double Doped Drain) 이온 주입 공정을 실시한다.
이어서, 고전압 PMOS 트랜지스터 형성 영역을 노출하는 제 1 포토레지스트(PR1)를 형성하고, 이를 마스크로 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온 주입 공정을 실시하여 상기 PMOS 트랜지스터 게이트 양측 반도체 기판(10)내에 제 1, 제 2 P- 접합(16)(17)을 형성하고, 상기 제 1 포토레지스트(PR1)를 제거한다.
그런 다음, 자기 정렬 소오스(Self Aligned Source : SAC) 식각 공정, 이온 주입 공정 및 열처리 공정에 의하여 공통 소오스 라인(common source line)을 형성한다.
이어, 도 1b에 도시하는 바와 같이 셀 영역을 노출하는 제 2 포토레지스트(PR2)를 형성하고, 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 접합(18) 및 드레인 접합(19)을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.
그런 다음, 도 1c에 도시하는 바와 같이 전체 구조물상에 절연막을 증착하고 에치백(etch back)하여 상기 셀 트랜지스터 게이트 및 PMOS 트랜지스터 게이트 양측면에 스페이서(20)를 형성한다.
이어서, 도시하지는 않았지만 고전압 NMOS 트랜지스터 형성 영역에 접합 영역을 형성한다. 그리고, 고전압 PMOS 트랜지스터 형성 영역을 노출하는 제 3 포토레지스트(PR3)를 형성하고, P+ 이온주입 공정을 실사하여 상기 제 1, 제 2 P- 접합(16)(17) 내에 제 1, 제 2 P+ 접합(21)(22)을 형성하고, 상기 제 3 포토레지스트(PR3)를 제거한다.
이와 같은 스택 게이트(stack gate)형 노아 플래쉬(NOR flash)에서는 소자 특성상 10가지나 되는 각종 트랜지스터(transistor)를 사용함으로 인하여 각 트랜지스터의 접합을 형성하는데 많은 공정이 필요하게 된다. 이와 같은 이유로, 게이트를 형성 전에 각 트랜지스터의 문턱전압을 만족시키기 위하여 여러 번의 문턱전압 이온주입 공정을 실시해야 하며, 이러한 문턱전압 이온주입 공정과 접합 이온주입 공정은 소자 특성상 반드시 필요한 것이다.
그러나, 게이트 길이가 서브마이크론(submicron) 이하로 감소됨에 따라서 셀의 소오스와 드레인 접합간 누설 전류가 발생되어 프로그램 특성이 저하되고 있다. 이러한 프로그램 특성 저하 요인을 보상하기 위하여 셀 문턱전압 이온주입 도즈량을 늘리고 있는데, 이렇게 되면 셀 문턱전압이 상승하여 셀 전류가 떨어지게 된다.
그러나, 서브마이크론(submicron) 이하로 게이트 길이(gate length)가 작아지는 추세로 발전함에 따라 소오스 접합과 드레인 접합간 누설(leakage)이 발생되어 프로그램 특성이 저하되고 있다.
이러한 프로그램 특성 저하 요인을 보상하기 위하여 문턱전압 이온주입 공정을 실시하고 있으나, 이것만 가지고서는 소오스 접합과 드레인 접합간에 발생하는 누설 문제를 해결하기에는 부족한 면이 많이 있다. 즉, 셀 소오스 접합과 드레인 접합간 누설 문제를 줄이기 위하여 문턱전압 이온의 도즈량을 늘리고 있는데, 이렇게 되면 셀의 문턱전압이 상승하여 셀 전류가 떨어지게 되며 프로그램 특성이 향상되는 효과보다 셀 전류가 저하되는 단점이 더 크게 작용하여 큰 이점이 없다.
따라서, 이러한 문제를 해결하기 위하여 셀의 채널 영역에 이온주입을 추가하거나, 접합 구조를 바꾸는 등의 방법을 사용하고 있으나, 이러한 방법은 공정 스텝 수를 증가시키어 제조 원가를 상승시키는 단점을 갖는다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 고전압 피모스 트랜지스터의 DDD(Double Doped Drain) 이온 주입시 셀 트랜지스터의 소오스 접합과 드레인 접합에도 이온 주입을 진행하여 게이트와 드레인간 오버랩 지역에서 발생되는 핀치 오프(pinch off) 현상이 빨리 발생되도록 하여 핫 캐리어(hot carrier) 수를 증가시킴으로써 프로그램 특성을 향상시키고, 셀 트랜지스터의 소오스 접합과 드레인 접합간에 생기는 공핍(depletion) 폭을 줄이어 누설 전류를 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하 는 단계와, 소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계와, 상기 셀 영역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 소오스 접합과 제 1 드레인 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계와, 상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 상기 제 1 소오스 접합 및 상기 제 1 드레인 접합 내에 각각 제 2 소오스 접합 및 제 2 드레인 접합을 형성하는 단계와, 상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하는 단계와, 소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계와, 상기 셀 영역의 소오스 지역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 소오스 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계와, 상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 접합 및 드레인 접합을 형성하는 단계와, 상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성 하는 단계를 포함한다.
본 발명의 제 3 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하는 단계와, 소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계와, 상기 셀 영역의 드레인 지역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 드레인 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계와, 상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 소오스 접합 및 제 2 드레인 접합을 형성하는 단계와, 상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
-제 1 실시예-
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제 조공정 단면도로, 셀 영역(cell region)과 고전압 PMOS 트랜지스터 형성 영역의 접합 형성 과정을 나타낸다.
먼저, 도 2a에 도시된 바와 같이 소자분리공정을 실시한 반도체 기판(30)상에 터널 산화막(31)을 형성한 후, 셀 영역에는 플로팅 게이트(32), 유전체막(33) 및 컨트롤 게이트(34)가 적층된 셀 게이트를 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 플로팅 게이트(32) 및 컨트롤 게이트(34)용 도전층이 적층된 PMOS 트랜지스터 게이트를 형성한다.
다음에, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정에 의하여 소오스 영역을 형성하고 열처리 공정을 실시한다.
그리고, 도면으로 도시하지 않았지만 고전압 NMOS 트랜지스터 형성 영역에 DDD 이온 주입 공정을 실시한다.
그런 다음, 셀 영역 및 고전압 PMOS 트랜지스터 형성 영역을 노출하는 HVP DDD 마스크를 형성하고, 이를 이용하여 HVP DDD 이온 주입 공정을 실시하여 셀 영역에는 제 1 소오스 접합(35) 및 제 1 드레인 접합(36)을 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합(37)(38)을 형성한다.
HVP DDD 이온주입 공정시 종래에는 도즈량을 3.0E13~5.0E13ions/㎤으로 하고 있는데, 이렇게 하면 셀 접합에 형성되는 불순물(예를 들어, 보론)의 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로 도즈량을 1.0E12~2.0E13ions/㎤ 정도로 낮추어 준다.
이어서, 자기정렬 소오스(SAS) 식각 공정, 이온주입 공정 및 열처리 공정을 실시하여 공통 소오스 라인을 형성한다.
그런 다음, 도 2b에 도시하는 바와 같이 셀 영역을 노출하는 제 1 포토레지스트(PR1)를 형성하고, 셀 소오스/드레인 이온주입 공정을 실시하여 상기 제 1 소오스 접합(35) 및 제 1 드레인 접합(36)내에 각각 제 2 소오스 접합(39) 및 제 2 드레인 접합(40)을 형성한다. 이에 의하여 셀 영역의 소오스 및 드레인 접합은 포켓(pocket) 구조를 갖게 된다.
이어서, 상기 제 1 포토레지스트(PR1)를 제거하고 도 2c에 도시하는 바와 같이 전체 구조물상에 절연막을 증착하고 에치백하여 상기 셀 게이트 및 PMOS 트랜지스터 게이트 양측면에 스페이서(41)를 형성한다. 이후, 도면으로 도시하지 않았지만 고전압 NMOS 트랜지스터 형성 영역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 형성 영역만을 노출하는 제 2 포토레지스트(PR2)를 형성한다.
그런 다음, 상기 제 2 포토레지스트(PR2)를 마스크로 P+ 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합(37)(38)내에 제 1, 제 2 p+ 접합(42)(43)을 형성하고, 상기 제 2 포토레지스트(PR2)를 제거한다.
-제 2 실시예-
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 셀 영역(cell region)과 고전압 PMOS 트랜지스터 형성 영역의 접합 형성 과정을 나타낸다.
먼저, 도 3a에 도시하는 바와 같이 소자분리공정을 실시한 반도체 기판(50) 상에 터널 산화막(51)을 형성하고, 셀 영역에는 플로팅 게이트(52), 유전체막(53) 및 컨트롤 게이트(54)가 적층된 셀 게이트를 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 플로팅 게이트(52) 및 컨트롤 게이트(54)용 도전층이 적층된 PMOS 트랜지스터 게이트를 형성한다. 그런 다음, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정으로 소오스 영역을 형성하고 열처리 공정을 실시하고, 도시하지는 않았지만 고전압 NMOS 트랜지스터 형성 영역에 DDD 이온주입공정을 실시한다.
그리고, 셀 영역의 소오스 지역과 고전압 PMOS 트랜지스터 형성 영역을 노출하는 제 1 포토레지스트(PR1)를 형성하고, 이를 마스크로 HVP DDD 이온주입 공정을 실시하여 셀 영역에는 제 1 소오스 접합(56)을 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합(57)(58)을 형성한 다음, 상기 제 1 포토레지스트(PR1)를 제거한다.
HVP DDD 이온주입 공정시 종래에는 도즈량을 3.0E13~5.0E13ions/㎤으로 하고 있는데, 이렇게 하면 셀 접합에 형성되는 불순물(예를 들어, 보론)의 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로 도즈량을 1.0E12~2.0E13ions/㎤ 정도로 낮추어 준다.
이어, 자기정렬 소오스(SAS) 식각 공정, 이온 주입 공정 및 열처리 공정을 통해 공통 소오스 라인을 형성한다.
그리고 나서, 도 3b에 도시하는 바와 같이 셀 영역을 노출시키는 제 2 포토레지스트(PR2)를 형성하고 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 접합(59) 및 드레인 접합(60)을 형성한 후에, 상기 제 2 포토레지스트(PR2)를 제거한다. 상기 제 2 소오스 접합 영역(59)은 상기 제 1 소오스 접합 영역(56)내에 형성되며 이에 의해, 셀 영역의 소오스 접합은 포켓 구조를 이룬다.
그런 다음, 도 3c에 도시하는 바와 같이 전체 구조물상에 절연막을 증착하고 에치백하여 상기 셀 게이트 및 PMOS 트랜지스터 게이트 양측면에 스페이서(61)를 형성한다. 그리고, 도시하지는 않았지만 고전압 NMOS 트랜지스터 형성 영역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 형성 영역만을 노출하는 제 3 포토레지스트(PR3)를 형성한다. 그리고, 상기 제 3 포토레지스트(PR3)를 마스크로 P+ 이온주입공정을 실시하여 상기 제 1, 제 2 P- 접합(57)(58)내에 제 1, 제 2 P+ 접합(62)(63)을 형성하고, 상기 제 3 포토레지스트(PR3)를 제거한다.
-제 3 실시예-
도 4a 내지 도 4c는 본 발명의 제 5 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 셀 영역(cell region)과 고전압 PMOS 트랜지스터 형성 영역의 접합 형성 과정을 나타낸다.
먼저, 도 4a에 도시하는 바와 같이 소자분리공정을 실시한 반도체 기판(70)상에 터널 산화막(71)을 형성하고, 셀 영역에는 플로팅 게이트(72), 유전체막(73) 및 컨트롤 게이트(74)가 적층된 셀 게이트를 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 플로팅 게이트(72) 및 컨트롤 게이트(74)용 도전층이 적층된 PMOS 트랜지스터 게이트를 형성한다. 그런 다음, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정으로 소오스 영역(76)을 형성하고 열처리 공정을 실시한다. 그리고, 도시 하지는 않았지만 고전압 NMOS 트랜지스터 형성 영역에 DDD 이온주입공정을 실시한다.
이어, 셀 영역의 드레인 지역 및 고전압 PMOS 트랜지스터 형성 영역을 노출하는 제 1 포토레지스트(PR1)를 형성하고, 이를 마스크로 HVP DDD 이온주입 공정을 실시하여 셀 영역에는 제 1 드레인 접합(77)을 형성하고, 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합(78)(79)을 형성하고, 제 1 포토레지스트(PR1)를 제거한다.
HVP DDD 이온주입 공정시 종래에는 도즈량을 3.0E13~5.0E13ions/㎤으로 하고 있는데, 이렇게 하면 셀 접합에 형성되는 불순물(예를 들어, 보론)의 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로 도즈량을 1.0E12~2.0E13ions/㎤ 정도로 낮추어 준다.
그런 다음, 자기정렬 소오스(SAS) 식각 공정, 이온주입 공정 및 열처리 공정을 실시하여 공통 소오스 라인을 형성한다.
이어, 도 4b에 도시하는 바와 같이 셀 영역을 오픈하는 제 2 포토레지스트(PR2)를 형성하고, 이를 마스크로 셀 소오스/드레인 이온주입 공정을 실시하여 소오스 접합(80) 및 제 2 드레인 접합(81)을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다. 상기 제 2 드레인 접합(81)은 상기 제 1 드레인 접합(77)내에 형성되며 이에 의해, 셀 영역의 드레인 접합은 포켓 구조를 이룬다.
그런 다음, 도 4c에 도시하는 바와 같이 전체 구조상에 절연막을 증착하고 에치백하여 상기 셀 게이트 및 PMOS 트랜지스터 게이트 양측면에 스페이서(82)를 형성한다.
이후, 도시하지 않았지만 고전압 NMOS 트랜지스터 형성 영역에 접합 영역을 형성한다. 그런 다음, 고전압 PMOS 트랜지스터 형성 영역만을 노출하는 제 3 포토레지스트(PR3)를 형성하고, 이를 마스크로 P+ 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합(78)(79)내에 제 1, 제 2 P+ 접합(83)(84)을 형성하고, 상기 제 3 포토레지스트(PR3)를 제거한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
고전압 PMOS 트랜지스터 형성 영역에 DDD 이온주입 공정을 실시할 때, 셀 영역의 접합 영역에도 이온을 주입함으로써, 셀 소오스 접합과 드레인 접합간의 누설 전류를 감소시킬 수 있다.
또한, 게이트와 드레인간의 중첩 지역에서 공핍 영역의 폭을 줄여 핀치 오프가 빨리 발생되므로 게이트와 드레인간 중첩 지역의 전기장이 강해진다. 따라서, 강해진 전기장에 의하여 핫 캐리어의 발생이 용이해지고, 이는 곧 프로그램 특성을 향상시키는 결과를 가져오게 된다.
그리고, 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온주입 공정을 실시할 때 도즈량을 1.0E12~2.0E13ions/㎤으로 낮추어 이온주입을 하는데, 이때, 고전압 PMOS 트랜지스터의 접합 특성이 우수하다면 도즈량을 더 높일 수 있으며 이렇게 되면 셀의 채널에 주입하는 셀 문턱전압 이온주입 공정을 생략할 수 있다.

Claims (6)

  1. 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하는 단계;
    소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;
    상기 셀 영역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 소오스 접합과 제 1 드레인 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계;
    상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 상기 제 1 소오스 접합 및 상기 제 1 드레인 접합 내에 각각 제 2 소오스 접합 및 제 2 드레인 접합을 형성하는 단계; 및
    상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하는 단계;
    소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;
    상기 셀 영역의 소오스 지역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 소오스 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계;
    상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 접합 및 드레인 접합을 형성하는 단계; 및
    상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  3. 반도체 기판상의 셀영역 및 PMOS, NMOS 고전압 트랜지스터 영역에 각각 트랜지스터를 형성하는 단계;
    소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;
    상기 셀 영역의 드레인 지역과 상기 고전압 PMOS 트랜지스터 형성 영역에 DDD 이온을 주입하여 셀 영역에는 제 1 드레인 접합을 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에는 제 1, 제 2 P- 접합을 형성하는 단계;
    상기 셀 영역에 셀 소오스/드레인 이온주입 공정을 실시하여 소오스 접합 및 제 2 드레인 접합을 형성하는 단계; 및
    상기 셀 게이트와 상기 PMOS 트랜지스터 게이트 및 상기 NMOS 트랜지스터 게 이트의 측면에 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 형성 영역에 이온주입 공정을 실시하여 상기 제 1, 제 2 P- 접합 내에 제 1, 제 2 P+ 접합을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소오스 영역을 형성한 후에 상기 고전압 NMOS 트랜지스터 형성 영역에 DDD 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 DDD 이온을 주입한 후에 자기정렬 소오스 식각 공정, 이온주입 공정 및 열처리 공정을 실시하여 공통 소오스 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 DDD 이온 주입 공정시 도즈량을 1.0E12~2.0E13ions/㎤으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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