KR19980054508A - 반도체 소자 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화하여 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
제 1 도전형의 불순물이 이온주입된 웰 영역이 형성된 반도체 기판에 필드 산화막을 형성하고, 상기 반도체 기판에 제 2 도전형의 불순물을 카운터 이온주입하여 이후의 소오스/드레인 영역 하부의 반도체 기판에 카운터 이온주입 영역을 형성한 다음, 상기 카운터 이온주입 영역 상부면에 제 1 도전형의 불순물을 이온주입하여 문턱 전압 조절 이온주입 영역을 형성하는 것을 포함해서 이루어진 반도체 소자 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 셀 접합 농도의 최적화를 통한 리플래쉬 특성 향상에 이용됨.
Description
본 발명은 반도체 소자 제조 공정 중 웰 지역에 있어서의 접합 농도의 최적화를 통한 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법에 관한 것이다.
반도체 소자가 점차 고집적화됨에 따라 워드라인 폭과 셀과 셀 사이의 간격이 좁아지게 되고, 워드라인 폭이 감소함에 따라 트랜지스터의 오프 전류가 증가하게 되어 펀치 쓰로우 특성이 취약해지며, 셀과 셀 사이의 간격이 좁아짐에 따라 셀 사이의 누설 전류가 증가하고, 이에 따라 필드 트랜지스터 특성이 취약해지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 종래 기술을 첨부된 도면을 참조하여 살펴본다.
도 1A 및 도 1B 는 종래 기술에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도 1A 는 반도체 기판(1)에 대해 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도로 높은 도즈(Dose)의 불순물을 이온주입하여 P-웰(2)을 형성하고, 소정부위의 반도체 기판(1)을 열산화하여 소자간 절연막인 필드 산화막(3)을 형성한 후, 전체 구조 상부에 패드 산화막(4)을 형성한 다음, P형 불순물인 붕소(Boron)을 이온주입하여 문턱 전압 조절을 위한 이온주입 영역(8)을 형성한 것을 도시한 것이다.
그리고, 도 1B 는 상기 패드 산화막(4)을 제거하고, 전체구조 상부에 게이트 산화막(5)을 형성한 후, 전체구조 상부에 게이트 전극용 폴리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(5)을 선택식각하여 게이트 전극(6)을 형성한 다음, 소오스/드레인 이온주입 공정을 실시하여 소오스/드레인 영역(7)을 형성한 것을 도시한 것이다.
그러나, 상기와 같은 트랜지스터의 오프 전류 증가로 인한 펀치 쓰로우 특성 저하 및 누설 전류 증가로 인한 필드 트랜지스터의 특성 저하를 방지하기 위해 웰(Well) 농도를 증가시키게 될 경우 첫째, 직접 터널링(Direct Tunneling), 열전자의 전계 방출(Thermonic Field Emission) 또는 간접 터널링(Trap Assisted Tunneling)과 같은 터널링 현상에 의해 전하저장전극에 있어서 접합 누설 전류가 증가되어 리플래쉬 시간이 감소하게 되고, 둘째, 접합의 공핍층 폭의 감소로 인한 비트 라인 접합 캐패시턴스가 증가하게 되어 리플래쉬 시간이 감소하게 되는 문제점이 있었다.
따라서, 상기와 같은 터널링에 의한 접합 누설 전류의 증가 및 접합의 공핍층 폭의 감소에 따른 비트 라인의 접합 캐패시턴스 증가로 인한 리플래쉬 시간의 감소 등의 문제점을 방지하기 위하여 셀이 위치하는 웰(Well) 지역에서 셀과 셀 사이(즉, 필드 산화막의 하부)는 고농도를 유지하면서 셀 접합 아래부분에서는 적절한 농도의 웰(Well) 프로파일(Profile)을 갖는 소자가 요구되어지고 있다.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은 자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화하여 소자의 리플래쉬 특성을 향상시키기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1A 및 도 1B 는 종래기술에 따른 반도체 소자 제조 공정 단면도,
도 2A 내지 도 2C 는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도,
도 3 은 일반적인 소자의 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을 도시한 그래프,
도 4 는 본 발명의 일실시예에 따른 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판20 : P-웰
30 : 필드 산화막40 : 패드 산화막
50 : 게이트 산화막60 : 게이트 전극
70 : 카운터 이온주입 영역
80 : 문턱 전압 조절 이온주입 영역
90 : 소오스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 대해 제 1 도전형의 불순물을 이온주입하여 웰 영역을 형성하는 단계; 소정부위의 반도체 기판에 필드 산화막을 형성하는 단계; 전체구조 상부에 패드용 물질막을 형성하는 단게; 문턱 전압 조절을 위한 이온주입 마스크를 사용하여 상기 웰 영역에 이온주입된 불순물과 반대형의 제 2 도전형의 불순물을 카운터 이온주입하여 이후의 공정에서 형성될 소오스/드레인 영역 하부의 반도체 기판에 카운터 이온주입 영역을 형성하는 단계; 및 상기 문턱 전압 조절을 위한 이온주입 마스크를 사용하여 상기 카운터 이온주입 영역 상부면에 제 1 도전형의 불순물을 이온주입하여 문턱 전압 조절 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2A 내지 도 2C 는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도이다.
먼저, 도 2A 는 반도체 기판(10)에 대해 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도로 높은 도즈(Dose)의 불순물을 이온주입하여 P-웰(20)을 형성하고, 소정부위의 반도체 기판(10)의 열산화하여 소자간 절연막인 필드 산화막(30)을 형성한 후, 전체구조 상부에 패드 산화막(40)을 형성한 다음, 130KeV 내지 200KeV 정도의 에너지(Energy)로 1E12 ions/㎤ 내지 3E12 ions/㎤ 정도의 도즈(Dose)량으로 N형 불순물인 인(Phosphrous)을 카운터 이온주입하여 카운터 이온주입 영역(70)을 형성한 것을 도시한 것이다.
이때, 상기 카운터 이온주입 영역(70) 형성을 위한 에너지(Energy)가 낮은 경우 셀 영역의 문턱 전압에 영향을 끼치고, 에너지(Energy)가 높은 경우 셀 영역에 있어서 필드 트랜지스터의 특성을 열악하게 하므로 상기 이온주입 에너지 및 불순물의 도즈량을 적절하게 조절한다.
한편, 상기 카운터 이온주입 영역(70) 형성을 위한 카운터 이온주입 공정에 의해 이후의 공정에서 셀 접합이 형성될 영역의 하부는 5E16 ions/㎤ 정도의 농도를 갖게 되고, 상기 필드 산화막(30)의 하부 영역은 상기 카운터 이온주입 공정에 의해 영향 받지 않고 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도의 불순물 농도를 유지하게 된다.
이어서, 도 2B 는 상기 카운터 이온주입 영역(70)의 상부면에 P형 불순물인 불소(Boron)을 이온주입하여 문턱 전압 조절을 위한 이온주입 영역(80)을 형성한 것을 도시한 것이다.
마지막으로, 도 2C 는 상기 패드 산화막(40)을 제거하고, 전체구조 상부에 게이트 산화막(50)을 형성한 후, 전체구조 상부에 게이트 전극용 폴리실리콘막을 형성하고, 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(50)을 선택식각하여 게이트 전극(60)을 형성한 다음, 소오스/드레인 이온주입 공정을 실시하여 소오소/드레인 접합(90)을 형성한 것을 도시한 것이다.
도 3 은 일반적인 소자의 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을, 도 4 는 본 발명의 일실시예에 따른 셀 지역에 있어서 활성영역의 불순물 농도 프로파일을 도시한 그래프로, 상기 소오소/드레인 접합(90) 하부의 P-웰 영역의 농도가 1E17 ions/㎤ 내지 1.5E17 ions/㎤에서 5E16 ions/㎤로 감소한 것을 알 수 있다.
이에 따라 비트 라인에 연결된 접합 캐패시턴스를 40%이상 줄일 수 있으며, 터닐링 전류가 감소함에 따라 역방향 접합 누설 전류를 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 자기 정렬방식에 의해 웰 영역에 있어서의 필드 산화막 하부 영역은 고농도의 불순물을 유지함과 동시에 셀 접합 하부 영역의 농도를 최적화함으로써, 소자의 리플래쉬 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판에 대해 제 1 도전형의 불순물을 이온주입하여 웰 영역을 형성하는 단계;소정부위의 반도체 기판에 필드 산화막을 형성하는 단계;전체 구조 상부에 패드용 물질막을 형성하는 단계;문턱 전압 조절을 위한 이온주입 마스크를 사용하여 상기 웰 영역에 이온주입된 불순물과 반대형의 제 2 도전형의 불순물을 카운터 이온주입하여 이후의 공정에서 형성될 소오스/드레인 영역 하부의 반도체 기판에 카운터 이온주입 영역을 형성하는 단계; 및상기 문턱 전압 조절을 위한 이온주입 마스크를 사용하여 상기 카운터 이온 주입 영역 상부면에 제 1 도전형의 불순물을 이온주입하여 문턱 전압 조절 이온주입 영역을 형성하는 단계를 포함해서 이루어진 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 웰 영역 형성을 위한 제 1 도전형의 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 웰 영역 형성을 위한 P형 불순물은 1E17 ions/㎤ 내지 1.5E17 ions/㎤ 정도의 도즈량으로 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 카운터 이온주입 영역 형성을 위한 제 2 도전형의 불순물은 N형 불순물인 인 이온인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4 항에 있어서,상기 카운터 이온주입 영역 형성을 위한 인 이온은 1E12 ions/㎤ 정도의 도즈량으로 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 4 항에 있어서,상기 카운터 이온주입 영역 형성을 위한 인 이온은 130KeV 내지 200KeV 정도의 이온주입 에너지로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (2)
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| KR100886627B1 (ko) * | 2002-12-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 제조방법 |
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1996
- 1996-12-27 KR KR1019960073671A patent/KR100219063B1/ko not_active IP Right Cessation
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| KR100886627B1 (ko) * | 2002-12-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 제조방법 |
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