KR100886627B1 - 반도체 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘기판에 셀 문턱전압 조정을 위한 이온주입을 행하는 단계와 상기 실리콘기판 소정영역 상부에 게이트를 형성하는 단계, 셀 접합영역 형성을 위한 이온주입을 실시하는 단계, 기판 전면에 층간절연막을 형성하는 단계, 마스크없이 블랭킷으로 셀 플러그 이온주입을 실시하는 단계, 비트라인 콘택 노드에만 카운터 도핑 이온주입을 행하는 단계 및 셀 플러그 형성을 위한 폴리실리콘을 증착하여 셀 콘택에 필요한 플러그를 형성하는 단계를 포함하여 이루어지는 반도체 메모리소자의 제조방법을 제공한다. 본 발명에 의하면, 커패시터와 연관된 스토리지노드 영역에는 이온주입 농도 프로파일을 인위적으로 넓게 만들어 줌으로써 전기장 개선을 통한 셀 리프레쉬 타임 증가를 도모하되, 비트라인 다이렉트 콘택 노드영역에만 도펀트로 11B를 이온주입하여 카운터 도핑시켜 셀 접합 깊이를 줄여 의도적으로 얕은 접합을 형성하여 셀 펀치쓰루 마진을 확보함으로써 셀 접합의 펀치쓰루 방지 및 셀 리프레쉬 타임을 증가시킬 수 있다. 이에 따라 고품질의 소자를 제조할 수 있게 된다.
카운터 도핑, 셀 리프레쉬 타임, 이온주입, 셀 접합영역, 펀치쓰루
Description
도1a 내지 도1d는 종래기술에 의한 트랜지스터를 포함하는 반도체메모리소자 제조방법을 나타낸 공정순서도,
도2 및 도3은 셀 문턱전압 이온주입영역과 셀 소오스/드레인 이온주입영역의 열처리후의 도펀트 프로파일을 SIMS로 분석한 결과를 나타낸 그래프,
도4는 전류경로를 시뮬레이션한 결과를 나타낸 그래프,
도5a 내지 도5e는 본 발명에 의한 반도체메모리소자 제조방법을 나타낸 공정순서도,
도6은 본 발명에 의해 인위적으로 넓혀진 스토리지노드 영역의 이온주입 프로파일을 나타낸 그래프,
도7은 본 발명에 의해 형성된 비트라인 콘택노드의 셀접합영역의 이온주입 프로파일을 나타낸 그래프,
도8은 본 발명과 종래기술에 의해 제조된 반도체 메모리소자의 셀 리프레쉬 타임을 비교하여 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1,21 : STI 2,22 : 셀 문턱전압 조정 이온주입
3,23 : 제1게이트층 4,24 : 제2게이트층
5,25 : 마스크 산화막 6,26 : 셀 접합형성을 위한 이온주입
7 : 게이트 스페이서 8 : 셀 플러그 이온주입
9 : 플러그 폴리실리콘 27 : 층간절연막
28 : 블랭킷 플러그 이온주입 29 : 비트라인 콘택 오픈 마스크
30 : 비트라인 콘택 접합영역 축소를 위한 이온주입
31 : 플러그 폴리실리콘 32 : 비트라인 콘택노드의 얕은 접합영역
33 : 스토리지노드의 깊은 접합영역
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 반도체 메모리소자 제조공정중 셀 접합영역의 펀치쓰루를 방지하고 셀 리프레쉬 타임(refresh time)을 증가시키기 위한 방법에 관한 것이다.
반도체 메모리소자 제조공정에 있어서, 종래에는 셀 문턱전압을 조정하기 위해 p형 도펀트(B 또는 BF2이온)를 이온주입공정을 통해 주입하였으나, 그 영역이 셀 접합영역(n형 도펀트(P이온 등)로 도핑된)과 대부분 오버랩되어 카운터도핑 효 과로 셀 접합의 소실로 이어져 저항 증가 및 전기장의 증가로 리프레쉬 타임이 감소하는 등 소자의 신뢰도가 저하되었다. 이를 개선하기 위해 추가로 셀 접합 이온주입을 행하지만, 이 경우에는 반대 급부로 셀의 펀치문제가 야기된다. 이와 같이 셀 리프레쉬 특성은 셀 문턱전압 조건과 트레이드오프(trade-off)관계에 있기 때문에 셀 문턱전압 이온주입공정 및 셀 소오스/드레인 이온주입 공정조건의 선택의 폭은 그리 넓지 않다.
도1a 내지 도1d를 참조하여 종래기술에 의한 트랜지스터를 포함하는 반도체메모리소자 제조방법을 설명하면 다음과 같다.
먼저, 도1a에 나타낸 바와 같이 실리콘기판에 STI(shallow trench isolation)구조(1)를 형성한 후, 삼중 웰(triple well) 형성공정에서 셀 문턱전압 조정을 위한 이온주입(2)을 행한다.
이어서 도1b에 나타낸 바와 같이 제1게이트층(3)과 제2게이트층(4)을 순차적으로 형성하고, 그위에 마스크산화막(5)을 형성한 다음, 이 마스크산화막(5)을 소정의 게이트패턴으로 패터닝하고, 이를 이용하여 제1 및 제2게이트층을 식각하여 게이트를 형성한다. 이어서 셀 접합영역 형성을 위한 이온주입(6)을 실시한다.
다음에 도1c에 나타낸 바와 같이 게이트 측면에 게이트 스페이서(7)를 형성한 후, 셀 플러그를 형성한 다음 콘택저항 감소를 위해 셀 플러그 이온주입을 실시하여 이온주입영역(8)한다.
이어서 도1d에 나타낸 바와 같이 셀 플러그 폴리실리콘(9)을 증착하여 셀 콘택에 필요한 플러그공정을 완료한다.
상술한 종래기술은 셀 트랜지스터의 셀 문턱전압을 조정하기 위해 p형 도펀트를 이온주입하는데, 그 영역이 셀 접합영역과 대부분 오버랩되어(도1b 참조) 카운터도핑 효과로 셀 접합영역이 소실된다. 이로 인해 저항이 증가하고 전기장이 증가하여 리프레쉬 타임이 감소되는등 소자의 신뢰도가 떨어지게 된다.
도2와 도3은 셀 문턱전압 이온주입영역(2)과 셀 소오스/드레인 이온주입영역(6)의 열처리후의 도펀트 프로파일을 SIMS로 분석한 것이다. 도3에서 알 수 있듯이 셀 트랜지스터 동작에 필요한 문턱전압을 맞추기 위해 채널영역에 B(또는 BF2) 이온주입 도우즈를 증가시키면 셀 문턱전압은 원하는 대로 상승하지만 카운터 도핑 효과는 더욱 증대되어 N형 셀 접합영역은 전기적으로 많이 손실된다. 따라서 이와 같이 형성된 셀 접합영역의 리프레쉬 특성은 더욱 열화된다. 이를 개선하기 위해 셀 접합영역 형성을 위한 이온주입을 보강(8)하여 저항 감소 및 전기장 감소를 유도하여 리프레쉬 특성을 개선할 수 있지만, 이 경우 반대급부로 셀 펀치쓰루문제가 야기된다.
도4는 전류경로를 시뮬레이션한 것이다. 1000Å 부근에서 벌크(깊은(deep)) 펀치 경로가 존재함을 알 수 있다. 특히, 이런 경우의 전류 경로는 표면보다는 벌크 펀치 경로가 우세하므로 이를 막기 위해서는 셀 문턱전압 이온주입의 에너지나 도우즈를 증가시켜야 하므로 리프레쉬 열화로 이어지는 악순환이 계속되는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 커패시터와 연관된 스토리지노드 영역에는 이온주입 농도 프로파일을 인위적으로 넓게 만들어 줌으로써 전기장 개선을 통한 셀 리프레쉬 타임 증가를 도모하되, 비트라인 다이렉트 콘택 노드영역에만 도펀트로 11B를 이온주입하여 카운터 도핑시켜 셀 접합 깊이를 줄여 의도적으로 얕은 접합을 형성하여 셀 펀치쓰루 마진을 확보함으로써 셀 접합의 펀치쓰루 방지 및 셀 리프레쉬 타임을 증가시킬 수 있도록 한 반도체 메모리소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리소자 제조방법은, 실리콘기판에 셀 문턱전압 조정을 위한 이온주입을 행하는 단계와 상기 실리콘기판 소정영역 상부에 게이트를 형성하는 단계, 셀 접합영역 형성을 위한 이온주입을 실시하는 단계, 상기 게이트의 양측벽과 상기 실리콘기판의 표면을 덮는 층간절연막을 형성하는 단계, 마스크없이 블랭킷으로 셀 플러그 이온주입을 실시하는 단계, 비트라인 콘택 노드에만 카운터 도핑 이온주입을 행하는 단계 및 셀 플러그 형성을 위한 폴리실리콘을 증착하여 셀 콘택에 필요한 플러그를 형성하는 단계를 포함하고, 상기 셀 플러그 이온주입은 상기 층간절연막을 통과하도록 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5a 내지 도5e에 본 발명에 의한 반도체 메모리소자의 제조방법을 공정순서에 따라 도시하였다.
먼저, 도5a에 나타낸 바와 같이 실리콘기판에 STI구조(21)를 형성한 후, 삼중 웰 형성공정에서 셀 문턱전압 조정을 위한 이온주입영역(22)을 형성한다.
이어서 도5b에 나타낸 바와 같이 제1게이트층(23)과 제2게이트층(24)을 순차적으로 형성하고, 그위에 마스크산화막(25)을 형성한 다음, 이 마스크산화막(25)을 소정의 게이트패턴으로 패터닝하고, 이를 이용하여 제1 및 제2게이트층을 식각하여 게이트를 형성한다. 이어서 셀 접합영역 형성을 위한 이온주입에 의해 이온주입영역(26)을 형성한다. 이때, 이온주입은 실리콘기판의 표면에 대해 수직인 방향을 중심으로 0~20도 경사로 이온주입을 행할 수 있으며, 경사각이 5도 이상일 경우에는 기판을 2회 또는 4회 회전시켜 이온주입을 행한다.
다음에 도5c에 나타낸 바와 같이 기판 전면에 층간절연막(27)으로서 예컨대, 질화막을 200~500Å 두께로 증착한다. 층간절연막(27)은 게이트의 양측벽과 게이트 사이의 실리콘기판 표면을 덮는다. 이어서, 기존의 LPC 이온주입 에너지보다 더 큰 에너지로 마스크없이 블랭킷으로 이온주입을 실시하여 이온주입영역(28)을 형성한다. 이때, 도펀트로는 31P를 사용하고, 이온주입에너지와 도우즈는 소자의 디자인룰에 적합한 접합깊이를 형성할 수 있도록 설정한다. 예컨대, 도우즈(dose)는 1×1012~3×1013 atoms/cm2으로 하여 이온주입을 실시한다. 더욱 완만한 농도구배를 위해 2,3차례 에너지를 분산시켜 이온주입을 행할 수도 있다. 예를 들면, 80KeV로 1차 이온주입을 행하고, 100KeV로 2차 이온주입을 실시하고, 120KeV로 3차 이온주입을 실시한다. 또한, 도우즈도 2,3번으로 나누어서 이온주입을 실시할 수도 있다.
이어서 도5d에 나타낸 바와 같이 비트라인 콘택 노드만 오픈되도록 마스크(29)를 형성한 후, 비트라인 콘택 접합영역의 축소(shrink)를 위해 카운터 도핑 이온주입을 행하여 이온주입영역(30)을 형성한다. 이때, 도펀트로는 11B를 사용하고, 이온주입 에너지와 도우즈는 소자의 디자인 룰에 적합한 얕은 접합깊이를 갖도록 설정하는 것이 바람직하다. 예컨대, 이온주입 에너지는 30KeV~80KeV로 하고, 도우즈는 1×1012~3×1013atoms/cm2으로 하여 이온주입을 진행한다. 또한, 상기 카운터 도핑 이온주입시 실리콘기판의 표면에 대해 수직인 방향을 중심으로 경사는 0~7도로 할 수 있으며, 경사각이 4도 이상일 경우에는 기판을 2회 또는 4회 회전시켜 이온주입을 행하는 것이 바람직하다.
다음에 도5e에 나타낸 바와 같이 상기 마스크(29)를 제거한 후, 셀 플러그 형성을 위한 폴리실리콘(31)을 기판 전면에 증착하여 셀 콘택에 필요한 플러그를 형성한다. 도5e에서 참조번호 32는 셀 접합영역인 비트라인 콘택노드의 얕은 접합을 나타내고, 33은 셀 접합영역인 스토리지노드의 깊은 접합을 나타낸다.
상기와 같이 공정을 진행하면 스토리지노드에는 도6에 나타낸 바와 같이 인위적으로 넓혀진 이온주입 프로파일이 얻어진다. 이때, 질화막을 통과하여 기존의 LPC 이온주입과 동일한 Rp를 갖도록 이온주입 에너지를 증가시킨다. 또한, 이온주입 도우즈도 질화막을 통과하면서 소실될 것을 고려하여 증가시킨다. 따라서 이온주입 에너지와 도우즈가 증가하였어도 기존의 LPC 이온주입 영역과 최고 피크농도는 유사하다. 단, 이온주입에너지가 증가하였으므로 상대적으로 △Rp가 증가하여 이온주입 프로파일이 기존 공정보다 넓게 형성되어 전기장 개선에 의해 셀 리프레쉬 타임이 증가(도8 참조)할 뿐만 아니라, pMOS영역에서는 포켓 이온주입의 효과를 얻을 수 있으므로 pMOS의 SCE(short channel effect) 억제 효과가 얻어진다. 도8은 제안공정2를 기준으로 제안공정1은 도우즈 감소시, 제안공정3은 에너지 증가시의 실측 포즈(pause) 리프레쉬 타임과 Y마치(Y-march) 리프레쉬 타임 결과를 나타낸 것이다. 모두 기존공정에 비해 우수한 결과를 보이고 있다.
반면에 비트라인 콘택노드에는 도7에 나타낸 바와 같이 얕은 셀 접합영역(32)이 형성된다. 따라서 기존에 셀 리프레쉬 타임을 증가시키기 위해 셀 접합 보강시 필연적으로 나타나는 펀치문제는 얕은 셀 접합영역으로 해결함으로써 고품질의 소자를 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 커패시터와 연관된 스토리지노드 영역에는 이온주입 농도 프로파일을 인위적으로 넓게 만들어 줌으로써 전기장 개선을 통한 셀 리프레쉬 타임 증가를 도모하되, 비트라인 다이렉트 콘택 노드영역에만 도펀트로 11B를 이온주입하여 카운터 도핑시켜 셀 접합 깊이를 줄여 의도적으로 얕은 접합을 형성하여 셀 펀치쓰루 마진을 확보함으로써 셀 접합의 펀치쓰루 방지 및 셀 리프레쉬 타임을 증가시킬 수 있다. 이에 따라 고품질의 소자를 제조할 수 있게 된다.
Claims (7)
- 실리콘기판에 셀 문턱전압 조정을 위한 이온주입을 행하는 단계;상기 실리콘기판 소정영역 상부에 게이트를 형성하는 단계;셀 접합영역 형성을 위한 이온주입을 실시하는 단계;상기 게이트의 양측벽과 상기 실리콘기판의 표면을 덮는 층간절연막을 형성하는 단계;마스크없이 블랭킷으로 셀 플러그 이온주입을 실시하는 단계;비트라인 콘택 노드에만 카운터 도핑 이온주입을 행하는 단계; 및셀 플러그 형성을 위한 폴리실리콘을 증착하여 셀 콘택에 필요한 플러그를 형성하는 단계를 포함하고,상기 셀 플러그 이온주입은 상기 층간절연막을 통과하도록 실시하는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 셀 접합영역 형성을 위한 이온주입시 상기 실리콘기판의 표면에 대해 수직인 방향을 중심으로 0~20도 경사로 이온주입을 행하거나, 또는 5∼20도로 경사를 주면서 기판을 2회 또는 4회 회전시켜 이온주입을 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 층간절연막으로 질화막을 200~500Å 두께로 증착하는 것을 특징으로 하 는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 셀 플러그 이온주입시 도펀트로 31P를 사용하고, 도우즈는 1×1012~3×1013atoms/cm2으로 하여 이온주입을 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 셀 플러그 이온주입시 더욱 완만한 농도구배를 위해 에너지를 증가시키면서 2,3차례 에너지를 분산시키는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 카운터 도핑 이온주입시 도펀트로 11B를 사용하고, 이온주입 에너지는 30KeV~80KeV로 하고, 도우즈는 1×1012~3×1013atoms/cm2으로 하여 이온주입을 진행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 카운터 도핑 이온주입시 상기 실리콘기판의 표면에 대해 수직인 방향을 중심으로 경사를 0~7도로 하여 행하거나, 또는 4∼7도로 경사를 주면서 기판을 2회 또는 4회 회전시켜 이온주입을 행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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