KR100630781B1 - 리세스드 게이트를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

리세스드 게이트를 구비한 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 게이트절연막과 반도체기판의 계면 특성 악화 및 리프레시 저하를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자는 반도체 기판, 상기 반도체기판에 소정 깊이를 갖고 형성된 리세스, 상기 리세스의 표면 상에 형성된 게이트절연막, 상기 게이트절연막 상에서 일측면은 상기 리세스의 일측 측벽을 오픈시키고 타측면은 상기 리세스 외측의 반도체기판 상부를 덮는 형태를 갖고 상기 리세스를 채우는 형태로 형성된 리세스드 게이트, 상기 리세스드 게이트의 양측벽에 접하는 게이트스페이서, 상기 게이트스페이서 아래의 반도체 기판 내에 형성된 제1 도핑층과 상기 제1도핑층과 전기적으로 연결되며 상기 게이트스페이서 외측의 반도체 기판 내에 형성된 제2도핑층으로 이루어진 이중 소스/드레인 영역을 포함한다.
리세스드 게이트, 도핑층, 리프레시, 메탈전극, 채널길이,

Description

리세스드 게이트를 구비한 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH RECESSED GATE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 및 도 1b는 종래기술에 따른 리세스드 게이트를 갖는 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 2는 종래기술에 따른 리세스드 게이트의 오정렬 패터닝 결과를 도시한 도면,
도 3은 본 발명의 실시예에 따른 리세스드 게이트를 구비한 반도체소자의 구조를 도시한 구조 단면도,
도 4a 내지 도 4e는 도 3에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 23 : 리세스
24 : 게이트절연막 25 : 실리콘전극
26a : 제1n형 도핑층 27 : 저저항 메탈전극
28 : 게이트하드마스크 29 : 게이트스페이서
30a : 제2n형 도핑층
200 : 리세스드 게이트
201 : 소스/드레인 영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스드 게이트를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel length)도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 통상적인 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바 숏채널효과(Short channel effect)가 심해지는 문제점이 있다. 이런 문제점을 해결하기 위해서 최근에는 셀영역의 실리콘 바닥에 리세스(Recess)를 형성하여 리세스드 게이트(Recessed gate)를 갖는 트랜지스터를 제조하므로써 채널길이를 길게 형성하려는 시도가 진행되고 있다.
도 1a 및 도 1b는 종래기술에 따른 리세스드 게이트를 갖는 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)을 소정 깊이로 식각하여 리세스(12)를 형성한 후, 리세스(12)를 포함한 반도체 기판(11)의 표면 상에 게이트절연 막(13)을 증착한다.
다음으로, 게이트절연막(13) 상에 리세스(12)를 채울때까지 전면에 폴리실리콘막(14)을 증착한 후, 폴리실리콘막(14) 상에 게이트하드마스크(15)를 형성한다.
다음으로, 게이트패터닝 공정을 진행하여 폴리실리콘막(14) 및 게이트하드마스크의 순서로 적층되며 폴리실리콘막(14)의 하부가 리세스(12)에 매립되는 리세스드 게이트(100)를 형성한다.
다음으로, 리세스드 게이트(100)의 양측벽에 접하는 게이트스페이서(16)를 형성한 후, 리세스드 게이트(100) 및 게이트스페이서(16)를 이온주입배리어로 이용한 n형 도펀트(인 또는 비소)의 이온주입을 진행하여 반도체 기판(11) 내에 n형 도핑층(17)을 형성한다.
도 1b에 도시된 바와 같이, n형 도핑층(17)에 주입된 도펀트의 활성화를 위한 어닐링을 진행하여 소스/드레인영역(17a)을 형성한다.
상술한 종래기술은 리세스드 게이트(100) 구조를 형성하므로써 리세스드 게이트 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.
그러나, 종래기술과 같이 리세스드 게이트를 갖는 트랜지스터는 게이트패터닝시, 마스크가 오정렬(Miss-align)될 경우 도 2와 같이 패터닝되는 문제가 있다.
도 2는 종래기술에 따른 리세스드 게이트의 오정렬 패터닝 결과를 도시한 도면이다.
도 2를 참조하면, 리세스(12)를 채우는 형태가 아닌 오정렬되는 형태로 리세스드 게이트(100)기 패터닝되면, 리세스(12)의 일측 측벽이 드러나게 된다.
이와 같이, 리세스드 게이트(100) 패터닝시 오정렬이 발생하면, 소스/드레인을 형성하기 위한 이온주입 공정에서 도펀트가 균일하게 도핑되지 않는 문제가 발생한다. 즉, 리세스드 게이트(100)의 일측 측벽이 드러나게 되므로 n형 도핑층(17b)은 리세스(12)의 일측 측벽 모서리까지 이온주입되어 형성되고, 나머지 리세스드게이트(100)의 타측 측벽에서는 반도체기판(11)의 표면 아래에 n형 도핑층(17c)이 형성된다.
따라서, 도 2와 같이 오정렬 상태로 리세스드 게이트를 구비한 소자가 제작되면, 소자의 동작속도, 리프레시 등의 열화가 발생하고, 아울러 게이트절연막(13)도 이온주입시 데미지(Damage, 101)를 받게 되어 소자의 신뢰성이 열화되는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스드 게이트에서 오정렬이 발생된 경우에도 균일한 소스/드레인을 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판, 상기 반도체기판에 소정 깊이를 갖고 형성된 리세스, 상기 리세스의 표면 상에 형성된 게이트절연막, 상기 게이트절연막 상에서 일측면은 상기 리세스의 일측 측벽을 오픈 시키고 타측면은 상기 리세스 외측의 반도체기판 상부를 덮는 형태를 갖고 상기 리세스를 채우는 형태로 형성된 리세스드 게이트, 상기 리세스드 게이트의 양측벽에 접하는 게이트스페이서, 상기 게이트스페이서 아래의 반도체 기판 내에 형성된 제1 도핑층과 상기 제1도핑층과 전기적으로 연결되며 상기 게이트스페이서 외측의 반도체 기판 내에 형성된 제2도핑층으로 이루어진 이중 소스/드레인 영역을 포함하는 것을 특징으로 하고, 상기 제1도핑층과 상기 제2도핑층은 동일 도전형의 도펀트가 동일한 이온주입도즈로 이온주입된 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판을 소정 깊이로 식각하여 리세스를 형성하는 단계, 상기 리세스를 포함한 상기 반도체 기판의 표면 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 상기 리세스를 채우는 실리콘전극을 형성하는 단계, 상기 실리콘전극을 관통하도록 1차 이온주입을 진행하여 반도체 기판 표면 아래에 제1도핑층을 형성하는 단계, 상기 실리콘전극 상에 저저항 메탈전극과 게이트하드마스크를 적층하는 단계, 게이트패터닝을 진행하여 상기 실리콘전극, 저저항메탈전극 및 상기 게이트하드마스크의 순서로 적층되면서 일측면이 상기 리세스의 일측 측벽을 오픈시키는 리세스드 게이트를 형성하는 단계, 상기 리세스드 게이트의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트스페이서 외측의 반도체 기판 내에 상기 1차 이온주입시와 동일한 도펀트를 2차 이온주입을 진행하여 상기 제1도핑층에 연결되면서 상기 제1도핑층보다 깊은 제2도핑층을 형성하는 단계, 및 상기 제1도핑층과 상기 제2도핑층에 주입된 도펀트의 활성화를 위한 어닐링을 진행하여 상기 제1도핑층과 상기 제2도핑층으로 이루어지는 소스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 1차 이온주입과 상기 2차 이온주입은 동일한 도펀트를 동일한 이온주입 도즈로 이온주입하는 것을 특징으로 하고, 상기 1차 이온주입은 상기 도펀트는 인 또는 비소를 이온주입하며, 이온주입 도즈는 1E12∼1E15/cm2로 하고, 이온주입에너지는 10keV∼30keV 범위로 하여 진행하는 것을 특징으로 하며, 상기 2차 이온주입은 도펀트로 인 또는 비소를 이온주입하며, 이온주입 도즈는 1E12∼1E15/cm2로 하고, 이온주입에너지는 30keV∼80keV 범위로 하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 리세스드 게이트를 구비한 반도체소자의 구조를 도시한 구조 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(21), 반도체기판(21)에 소정 깊이를 갖고 형성된 리세스(23), 리세스(23)의 표면 상에 형성된 게이트절연막(24), 게이트절연막(24) 상에서 일측면은 리세스(23)의 일측 측벽을 오픈시키고 타측면은 리세스(23) 외측의 반도체기판(21) 상부를 덮는 형태를 갖고 리세스(23)를 채우는 형태로 형성된 리세스드 게이트(200), 리세스드 게이트(200)의 양측벽에 접하는 게이트스페이서(29a, 29b), 게이트스페이서(29a, 29b) 아래의 반도체 기판(21) 내에 형 성된 제1n형 도핑층(26a)과 제1n형 도핑층(26a)과 전기적으로 연결되며 게이트스페이서(29a, 29b) 외측의 반도체 기판(21) 내에 형성된 제2n형 도핑층(30a)으로 이루어진 이중구조의 소스/드레인 영역(201a, 201b)을 포함한다.
도 3에서, 제1n형 도핑층(26a)과 제2n형 도핑층(30a)은 동일 도전형의 도펀트가 동일한 이온주입도즈로 이온주입된 것으로서, n형 도펀트(인 또는 비소)를 1E12∼1E15/cm2 도즈로 이온주입하여 형성한 것이다. 여기서, 제1n형 도핑층은 Rp가 0Å∼1000Å을 갖는다.
그리고, 리세스드 게이트(200)는 n형 도펀트가 인시튜로 도핑된 실리콘전극(25)과 저저항 메탈전극(26) 및 게이트하드마스크(27)의 순서로 적층된 것으로서, 실리콘전극(25)은 인시튜로 인 또는 비소의 5족 원소가 도핑된 것이고, 저저항 메탈전극(26)은 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드로 형성한 것이다.
도 4a 내지 도 4e는 도 3에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상부에 리세스 마스크(22)를 형성한다. 이때, 리세스마스크(22)는 리세스를 형성하기 위한 식각배리어 역할을 하는 것으로, 감광막으로 형성하거나, 산화막 물질로 된 하드마스크로 형성한다.
다음으로, 리세스마스크(22)를 식각배리어로 반도체기판(21)을 일정 깊이로 식각하여 리세스(23)를 형성한다. 이때, 리세스(23)의 깊이는 500Å∼2000Å 범위이다.
도 4b에 도시된 바와 같이, 리세스마스크(22)를 제거한 후, 리세스(23)를 포함한 반도체 기판(21)의 표면 상에 게이트절연막(24)을 형성한다.
이어서, 게이트절연막(24) 상에 리세스(23)를 채울때까지 전면에 인(P) 또는 비소(As)와 같은 n형 도펀트가 인시튜(In-situ)로 도핑되어 있는 실리콘전극(25)을 형성한 후 평탄화를 위한 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이때, 실리콘전극(25)은 인시튜로 인(Ph) 또는 비소(As)를 도핑하면서 증착한다.
도 4c에 도시된 바와 같이, 리세스(23)가 형성되지 않은 반도체 기판(21)에 인(P) 또는 비소(As)와 같은 n형 도펀트를 도핑하기 위한 이온주입 공정을 진행하여 반도체 기판(21)의 표면 아래에 제1n형 도핑층(26)을 형성한다. 이때, 제1n형 도핑층(26)을 형성하기 위한 이온주입공정은 n형 도펀트를 이온주입하는 것이며, 실리콘전극(25)을 관통하여 반도체 기판(21)의 표면으로부터 Rp(Projected range)가 0Å∼1000Å이 되는 지점까지 진행한다.
상기 제1n형 도핑층(26)을 형성하기 위한 이온주입 공정은, 인(Ph) 또는 비소(As)와 같은 5족 원소를 이온주입하는 것이며, 이온주입 도즈(dose)는 1E12∼1E15/cm2, 이온주입에너지는 리세스(23)가 되지 않은 반도체 기판(21)의 표면에서 0Å∼1000Å 깊이까지 Rp(Projected range)를 갖는 범위에서 진행한다. 예컨대, 이온주입에너지는 10keV∼30keV 범위이다.
위와 같은 제1n형 도핑층(26) 형성의 이온주입공정 진행시에 리세스(23)에 매립된 실리콘전극(25)에도 이온주입이 이루어지지만, 동일한 n형 도펀트가 인시튜 로 도핑되어 있는 실리콘전극(25)이 리세스(23)에 매립된 형태를 가져 상대적으로 두껍기 때문에 이온주입에 의한 채널의 손실은 없다.
도 4d에 도시된 바와 같이, 실리콘전극(25) 상에 저저항 메탈전극(27)과 게이트하드마스크(28)를 차례로 증착한다. 이때, 저저항 메탈전극(27)은 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드로 형성하여 리세스드 게이트의 시트저항을 낮춰 속도 증대 효과를 얻고, 게이트하드마스크(28)는 질화막으로 형성한다.
다음으로, 게이트패터닝 공정을 진행하여 실리콘전극(25) 및 저저항 메탈전극(27) 및 게이트하드마스크(28)의 순서로 적층되며 실리콘전극(25)의 하부가 리세스(23)에 매립되는 리세스드 게이트(200)를 형성한다.
이때, 리세스드 게이트(200)의 패터닝 공정시 오정렬이 발생되어 리세스드 게이트(200)의 일측면은 반도체기판(21) 상의 게이트절연막(24)에 이르고, 리세스드 게이트(200)의 타측면은 리세스(23)의 일측 측벽을 오픈시키는 구조를 갖는다.
다음으로, 오정렬이 발생된 리세스드 게이트(200)의 양측벽에 접하는 게이트스페이서(29a, 29b)를 형성한다. 여기서, 게이트스페이서(29a, 29b) 중에서 오정렬된 리세스드 게이트(200)의 일측면에 형성되는 게이트스페이서(29b)는 리세스(23)와 리세스드 게이트(200)의 일측면 사이의 벌어진 공간을 채우는 형태를 갖고 게이트절연막(24) 상에 형성된다.
이어서, 리세스드 게이트(200) 및 게이트스페이서(29a, 29b)를 이온주입배리어로 이용한 n형 도펀트(인 또는 비소)의 이온주입을 진행하여 반도체 기판(21) 내에 제2n형 도핑층(30)을 형성한다.
여기서, 제2n형 도핑층(30)은 제1n형 도핑층(26)에 비해 그 깊이가 깊다. 이를 위해 이온주입에너지는 30keV∼80keV 범위로 사용하고, 이온주입도즈는 1E12∼1E15/cm2으로 한다. 따라서, 제1n형 도핑층(26)과 제2n형 도핑층(30)은 동일한 이온주입도즈(1E12∼1E15/cm2)를 갖고 형성된다.
도 4e에 도시된 바와 같이, 제1n형 도핑층(26)과 제2n형 도핑층(30)에 주입된 n형 도펀트의 활성화를 위한 어닐링을 진행하여 소스/드레인영역(201a, 201b)을 형성한다.
이때, 소스/드레인영역(201a, 201b)은 제1n형 도핑층(26a)과 제2n형 도핑층(30a)의 이중(Double) 소스/드레인 영역 구조를 가지며, 제1n형 도핑층(26a)은 게이트스페이서(29) 아래의 반도체 기판(21) 표면 내에 위치하고, 제2n형 도핑층(30b)은 게이트스페이서(29) 외측의 반도체 기판(21) 내에 위치한다.
위와 같은 어닐링 진행후의 결과를 자세히 살펴보면, 리세스드 게이트(200)의 일측면 아래에 형성되는 소스/드레인영역(201a)과 리세스드 게이트(200)의 타측면 아래에 형성되는 소스/드레인영역(201b)은 제1n형 도핑층(26a)의 리세스(23)까지의 길이가 다를 뿐 리세스드 게이트(200) 양측면 아래에 형성되는 소스/드레인영역(201a, 201b)은 제1n형 도핑층(26a)과 제2n형 도핑층(30a)으로 이루어져 균일하게 형성된다.
결국, 전술한 바와 같이, 본 발명은 게이트패터닝전에 소스/드레인영역(201a, 201b)의 일부가 될 제1n형 도핑층(26)을 형성해주고 게이트패터닝후에 소스 /드레인영역(201a, 201b)의 나머지가 될 제2n형 도핑층(30)을 형성해주므로써, 소스/드레인영역(201a, 201b)에 주입된 도펀트의 도핑농도 및 도핑프로파일을 조절할 수 있다.
이처럼, 도핑농도 및 도핑프로파일을 조절 가능하면, 공정마진이 향상되어 리세스드 게이트 구조에서 동작 속도를 향상시킨다. 또한, 이중 구조로 형성하므로써 소스/드레인영역(201)의 전계(Electric field)를 완화시켜 리프레시도 향상시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트패터닝전에 소스/드레인영역의 일부가 될 제1n형 도핑층을 형성해주고 후속 게이트스페이서 공정후 제2n형 도핑층을 형성해주므로써, 리세스드 게이트가 오정렬되어 패터닝되더라도 소스/드레인영역을 균일하게 형성하여 도펀트의 도핑농도 및 도핑프로파일을 조절할 수 있어 공정마진을 향상시켜 동작 속도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 소스/드레인영역의 전계(Electric field)를 완화시켜 리프레시특성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체기판에 소정 깊이를 갖고 형성된 리세스;
    상기 리세스의 표면 상에 형성된 게이트절연막;
    상기 게이트절연막 상에서 일측면은 상기 리세스의 일측 측벽을 오픈시키고 타측면은 상기 리세스 외측의 반도체기판 상부를 덮는 형태를 갖고 상기 리세스를 채우는 형태로 형성된 리세스드 게이트;
    상기 리세스드 게이트의 양측벽에 접하는 게이트스페이서;
    상기 게이트스페이서 아래의 반도체 기판 내에 형성된 제1도핑층과 상기 제1 도핑층과 전기적으로 연결되며 상기 게이트스페이서 외측의 반도체 기판 내에 형성된 제2도핑층으로 이루어진 이중 소스/드레인 영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트스페이서 중에서 상기 리세스드 게이트의 일측면에 접하는 게이트스페이서는,
    상기 리세스드 게이트의 일측면에 접하면서 상기 리세스드 게이트의 일측면에서 오픈된 상기 리세스의 일측 측벽을 덮는 형태를 갖는 것을 특징으로 하는 반 도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1도핑층과 상기 제2도핑층은 동일 도전형의 도펀트가 동일한 이온주입도즈로 이온주입된 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1도핑층과 상기 제2도핑층은 n형 도전형의 도펀트가 이온주입된 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 n형 도전형의 도펀트는 인 또는 비소인 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 n형 도전형의 도펀트는 1E12∼1E15/cm2 도즈로 도핑된 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1도핑층은, Rp가 0Å∼1000Å인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판을 소정 깊이로 식각하여 리세스를 형성하는 단계;
    상기 리세스를 포함한 상기 반도체 기판의 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 리세스를 채우는 실리콘전극을 형성하는 단계;
    상기 실리콘전극을 관통하도록 1차 이온주입을 진행하여 반도체 기판 표면 아래에 제1도핑층을 형성하는 단계;
    상기 실리콘전극 상에 저저항 메탈전극과 게이트하드마스크를 적층하는 단계;
    게이트패터닝을 진행하여 상기 실리콘전극, 저저항메탈전극 및 상기 게이트하드마스크의 순서로 적층되면서 일측면이 상기 리세스의 일측 측벽을 오픈시키는 리세스드 게이트를 형성하는 단계;
    상기 리세스드 게이트의 양측벽에 접하는 게이트스페이서를 형성하는 단계;
    상기 게이트스페이서 외측의 반도체 기판 내에 상기 1차 이온주입시와 동일한 도펀트를 2차 이온주입을 진행하여 상기 제1도핑층에 연결되면서 상기 제1도핑층보다 깊은 제2도핑층을 형성하는 단계; 및
    상기 제1도핑층과 상기 제2도핑층에 주입된 도펀트의 활성화를 위한 어닐링을 진행하여 상기 제1도핑층과 상기 제2도핑층으로 이루어지는 소스/드레인영역을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 1차 이온주입은,
    상기 리세스를 제외한 반도체 기판의 표면으로부터 Rp가 0Å∼1000Å이 되는 깊이까지 도펀트를 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 1차 이온주입과 상기 2차 이온주입은,
    동일한 도펀트를 동일한 이온주입 도즈로 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 1차 이온주입은,
    상기 도펀트는 인 또는 비소를 이온주입하며, 이온주입 도즈는 1E12∼1E15/cm2로 하고, 이온주입에너지는 10keV∼30keV 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 2차 이온주입은,
    도펀트로 인 또는 비소를 이온주입하며, 이온주입 도즈는 1E12∼1E15/cm2로 하고, 이온주입에너지는 30keV∼80keV 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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