KR100657823B1 - 리세스드 게이트를 구비한 반도체 소자 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 리세스드 게이트에서 게이트절연막과 직접 접촉하는 실리콘전극의 계면에서 발생하는 폴리실리콘디플리션효과(PDE)를 방지할 수 있는 리세스드 게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자는, PMOS 영역을 갖는 주변영역과 셀영역이 정의된 반도체 기판, 상기 반도체기판의 셀영역에 소정 깊이를 갖고 형성된 리세스, 상기 리세스를 포함한 반도체 기판의 전면에 형성된 게이트절연막, 상기 게이트절연막과 직접 접촉하는 n형 도펀트가 도핑된 제1실리콘전극과 상기 제1실리콘전극 상의 n형 도펀트가 도핑된 제2실리콘전극을 포함하여 상기 리세스를 채우는 리세스드 게이트, 및 상기 게이트절연막과 직접 접촉하는 n형 도펀트가 도핑된 제3실리콘전극과 상기 제3실리콘전극 상의 p형 도펀트가 도핑된 제4실리콘전극을 포함하여 상기 PMOS 영역 상에 형성된 플라나 게이트를 포함하고, 이와 같이 리세스드 게이트 구조에서 게이트절연막과 n형 도펀트가 도핑된 실리콘전극을 직접 접촉하도록 형성하므로써 PDE 현상을 방지할 수 있는 효과가 있다.

리세스드 게이트, 플라나게이트, PDE, 실리콘전극, 도펀트

Description

리세스드 게이트를 구비한 반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH RECESSED GATE AND METHOD FOR MANUFACTURING THE SAME}

도 1a 내지도 도 1c는 종래기술에 따른 리세스드 게이트를 구비한 반도체소자의 제조 방법을 개략적으로 도시한 공정 단면도,

도 2는 본 발명의 실시예에 따른 리세스드 게이트를 구비한 반도체 소자의 구조를 도시한 구조 단면도,

도 3a 내지 도 3e는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 23 : 리세스

24 : 게이트절연막 25 : n⁺ 제1실리콘전극

26a : p⁺ 제2실리콘전극 26b : n⁺ 제2실리콘전극

29 : 저저항 메탈전극 30 : 게이트하드마스크

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스드 게이트를 구비한 반도체소자 및 그 제조 방법에 관한 것이다.

반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel length)도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 통상적인 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바 숏채널효과(Short channel effect)가 심해지는 문제점이 있다. 이런 문제점을 해결하기 위해서 최근에는 셀영역의 실리콘 바닥에 리세스(Recess)를 형성하여 트랜지스터를 제조하므로써 채널길이를 길게 형성하려는 시도가 진행되고 있다.

이러한 숏채널효과는 또한 주변영역의 PMOSFET에도 심하게 발생한다. 이유는 n⁺ 폴리실리콘의 PMOSFET은 n⁺ 폴리실리콘의 낮은 일함수(Work function, 4.14eV)때문에, 배리드채널(Buried channel) 구조가 형성되어 숏채널효과가 더욱 심하게 발생되기 때문이다.

이를 방지하기 위해서 PMOSFET에 p⁺ 폴리실리콘 구조를 적용하게 되면, 5.2eV의 높은 일함수때문에 표면채널(Surface channel)을 구현할 수 있어 숏채널효과를 억제할 수 있는 장점이 있다.

그러나, 하나의 반도체칩 내에 셀영역은 리세스드 게이트 트랜지스터 (Recessed gate transistor) 구조이고 주변영역은 플라나 게이트 트랜지스터(Planar gate transistor) 구조인 경우(즉, 상이한 트랜지스터 구조에서), 듀얼 폴리실리콘 게이트를 형성시 리세스드 게이트 트랜지스터 구조에서는 폴리실리콘 디플리션 효과(Polysilicon Depletion Effect; PDE)가 크게 문제가 된다.

도 1a 내지도 도 1c는 종래기술에 따른 리세스드 게이트를 구비한 반도체소자의 제조 방법을 개략적으로 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 셀영역과 주변영역(NMOS 영역과 PMOS 영역 포함)이 정의된 반도체 기판(11)의 셀영역의 일부를 소정 깊이로 식각하여 리세스(12)을 형성한 후, 리세스(12)를 포함한 반도체 기판(11)의 표면 상에 게이트절연막(13)을 형성한다.

도 1b에 도시된 바와 같이, 리세스(12)를 채울때까지 게이트절연막(13) 상에 언도우프드된(Undoped) 실리콘막(14)을 증착한 후, 각각 마스크를 이용하여 주변영역의 PMOS 영역의 실리콘막(14)에 보론을 이온주입하고, 주변영역의 NMOS 영역과 셀영역의 실리콘막(14)에 인 또는 비소를 이온주입한다.

따라서, 셀영역과 NMOS 영역의 실리콘막은 n⁺ 실리콘전극(14a)이 되고, 주변영역의 PMOS 영역의 실리콘막은 p⁺ 실리콘전극(14b)이 된다.

도 1c에 도시된 바와 같이, n⁺ 실리콘전극(14a)과 p⁺ 실리콘전극(14b)을 포함한 전면에 저저항 메탈전극(15)과 게이트하드마스크(16)를 차례로 증착한 후, 게이트패터닝 공정을 진행하여 셀영역과 주변영역에 각각 게이트패턴을 형성한다.

셀영역에 형성되는 게이트패턴은 리세스드 게이트 구조를 갖는데, 리세스드 게이트는 n⁺ 실리콘전극(14a), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 것이다. 그리고, 주변영역의 NMOS 영역에 형성되는 게이트패턴은 플라나 게이트 구조를 갖는데, NMOS 영역의 플라나 게이트는 n⁺ 실리콘전극(14a), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 것이다. 마지막으로, 주변영역의 PMOS 영역에 형성되는 게이트패턴도 플라나 게이트 구조를 갖는데, PMOS 영역의 플라나 게이트는 p⁺ 실리콘전극(14b), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 것이다.

위와 같이, 종래 기술은 리세스드 게이트와 플라나 게이트의 듀얼 폴리실리콘 게이트를 형성하는데, 언도우프드된 실리콘막에 NMOS 영역은 인(Ph) 또는 비소(As)의 5족 원소를 PMOS 영역에는 보론(B) 계열의 3족 원소를 이온주입하게 된다.

그러나, 셀영역에 형성되는 리세스드 게이트에서, n⁺ 실리콘 전극(14a)과 게이트절연막(13, SiO₂) 계면에서는 n형 도펀트의 도핑 농도가 작은 실리콘막(도 1c의 '14' 참조)으로 잔류하거나 이온주입된 도펀트가 활성화가 제대로 되지 않아 게이트절연막의 전기적인 두께가 증가하는 PDE(Polysilicon depletion effect)가 발생하게 된다.

리세스드 게이트 구조는 상대적으로 플라나 게이트 구조보다 n⁺ 실리콘 전극(14a)의 두께가 두껍기 때문에 동일한 양의 도펀트를 이온주입해도 단위면적당의 도펀트양은 작게되며, 일정한 Rp 점에 도핑된 도펀트의 리세스드 게이트 구조의 n⁺실리콘전극/게이트절연막(14a/13) 계면까지의 확산 길이가 길어지기 때문에 도핑효율이 떨어져 PDE 문제를 발생시키게 된다.

상기 PDE는 결국 소자의 동작 속도 등의 성능을 악화시키는 문제를 유발한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스드 게이트에서 게이트절연막과 직접 접촉하는 실리콘전극의 계면에서 발생하는 폴리실리콘디플리션효과(PDE)를 방지할 수 있는 리세스드 게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 PMOS 영역을 갖는 주변영역과 셀영역이 정의된 반도체 기판, 상기 반도체기판의 셀영역에 소정 깊이를 갖고 형성된 리세스, 상기 리세스를 포함한 반도체 기판의 전면에 형성된 게이트절연막, 상기 게이트절연막과 직접 접촉하는 n형 도펀트가 도핑된 제1실리콘전극과 상기 제1실리콘전극 상의 n형 도펀트가 도핑된 제2실리콘전극을 포함하여 상기 리세스를 채우는 리세스드 게이트, 및 상기 게이트절연막과 직접 접촉하는 n형 도펀트 가 도핑된 제3실리콘전극과 상기 제3실리콘전극 상의 p형 도펀트가 도핑된 제4실리콘전극을 포함하여 상기 PMOS 영역 상에 형성된 플라나 게이트를 포함하는 것을 특징으로 하고, 상기 제1실리콘전극과 상기 제3실리콘전극은 상기 n형 도펀트가 인시튜 도핑된 것이고 상기 제2실리콘전극과 상기 제3실리콘전극은 각각 상기 n형 도펀트와 상기 p형 도펀트가 이온주입에 의해 도핑된 것을 특징으로 하며, 상기 n형 도펀트는 3족 원소의 도펀트이고, 상기 p형 도펀트는 5족 원소의 도펀트인 것을 특징으로 한다.

그리고, 본 발명의 반도체 소자의 제조 방법은 PMOS 영역을 갖는 주변영역과 셀영역이 정의된 반도체 기판의 상기 셀영역에 소정 깊이를 갖는 리세스를 형성하는 단계, 상기 리세스를 포함한 반도체 기판의 전면에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 n형 도펀트가 인시튜 도핑된 제1실리콘전극을 형성하는 단계, 상기 제1실리콘전극 상에 상기 셀영역측에서는 n형 도펀트가 도핑되고 상기 PMOS 영역측에서는 p형 도펀트가 도핑된 제2실리콘전극을 형성하는 단계, 상기 제2실리콘전극과 상기 제1실리콘전극을 선택적으로 게이트패터닝하여 상기 셀영역의 리세스를 채우는 형태의 리세스드 게이트를 형성함과 동시에 상기 PMOS 영역에 플라나 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2실리콘전극을 형성하는 단계는 상기 제1실리콘전극 상에 언도우프드된 제2실리콘전극을 형성하는 단계, 상기 언도우프드된 제2실리콘전극 중에서 상기 PMOS 영역측에 형성된 부분에 p형 도펀트를 이온주입하는 단계, 및 상기 언도우프드된 제2실리콘전극 중에서 상기 셀영역측에 형성된 부분에 n형 도펀트를 이온주입하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 리세스드 게이트를 구비한 반도체 소자의 구조를 도시한 구조 단면도이다.

도 2에 도시된 바와 같이, 셀영역과 주변영역(NMOS 영역과 PMOS 영역 포함)이 정의된 반도체 기판(21), 반도체기판(21)의 셀영역에 소정 깊이를 갖고 형성된 리세스(23), 리세스(23)를 포함한 반도체 기판(21)의 전면에 형성된 게이트절연막(24), 게이트절연막(24) 상에서 리세스(23)를 채우면서 게이트절연막(24)과 접촉하는 n⁺ 제1실리콘전극(25)과 제1실리콘전극(25) 상의 n⁺ 제2실리콘전극(26b)을 포함하는 리세스드 게이트(100)를 포함한다. 여기서, n+ 제1실리콘전극(25)은 인시튜 n형 도펀트(인 또는 비소)가 도핑된 실리콘전극이고, n+ 제2실리콘전극(26b)은 이온주입에 의해 n형 도펀트(인 또는 비소)가 도핑된 실리콘전극이며, n+ 제2실리콘전극(26b) 상에는 저저항 메탈전극(29)이 형성되어 리세스드 게이트(100)는 삼중층 구조를 갖는다.

그리고, 주변영역의 NMOS 영역과 PMOS 영역에는 제1,2플라나 게이트(200, 300)가 형성되는데, NMOS 영역에 형성된 제1플라나게이트(200)는, n⁺ 제1실리콘전극(25)과 n⁺ 제2실리콘전극(26b) 및 저저항 메탈전극(29)의 삼중층 구조를 갖는다. 여 기서, n+ 제1실리콘전극(25)은 인시튜 n형 도펀트(인 또는 비소)가 도핑된 실리콘전극이고, n+ 제2실리콘전극(26b)은 이온주입에 의해 n형 도펀트(인 또는 비소)가 도핑된 실리콘전극이다.

그리고, 주변영역의 PMOS 영역에 형성된 제2플라나 게이트(300)는 NMOS 영역에 형성된 제1플라나게이트(200)와 동일하게 플라나 게이트 구조를 갖는데, 제2플라나게이트(300)는 n⁺ 제1실리콘전극(25)과 p⁺ 제2실리콘전극(26a) 및 저저항 메탈전극(29)의 삼중층 구조를 갖는다. 여기서, n+ 제1실리콘전극(25)은 인시튜 n형 도펀트(인 또는 비소)가 도핑된 실리콘전극이고, p+ 제2실리콘전극(26a)은 이온주입에 의해 p형 도펀트(보론, 불화보론 또는 이불화보론)가 도핑된 실리콘전극이다.

도 2에서, 각 게이트는 최상부층에 게이트하드마스크(30)를 포함하며, n+ 제1실리콘전극(25)은 50Å∼100Å 두께로 얇고, 리세스(23)의 깊이는 500Å∼2000Å 범위이다. 그리고, 저저항 메탈전극(29)은 텅스텐(W), 텅스텐질화막(WN) 또는 텅스텐실리사이드(WSi₂) 중에서 선택되어 리세스드 게이트의 시트저항을 낮춘다.

전술한 바와 같이, 본 발명의 실시예에 따른 리세스드 게이트(100)는, 게이트절연막(24)과 직접 접촉하는 게이트전극이 n형 도펀트가 인시튜 도핑된 n⁺ 제1실리콘전극(25)이므로, PDE 현상을 방지할 수 있다.

도 3a 내지 도 3e는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 셀영역과 주변영역(NMOS 영역과 PMOS 영역 포함) 이 정의된 반도체 기판(21)의 셀영역의 일부를 오픈시키고 나머지 영역은 모두 덮는 형태를 갖는 마스크(22)를 형성한다. 이때, 마스크(22)는 셀영역에 리세스를 형성하기 위한 식각배리어 역할을 하는 것으로, 감광막으로 형성하거나, 산화막 물질로 된 하드마스크로 형성한다.

다음으로, 마스크(22)를 식각배리어로 오픈된 셀영역의 일부를 일정 깊이로 식각하여 리세스(23)를 형성한다.

이때, 리세스(23)의 깊이는 500Å∼2000Å 범위이다.

도 3b에 도시된 바와 같이, 마스크(22)를 제거한 후, 리세스(23)를 포함한 반도체 기판(21) 표면 상에 게이트절연막(24)을 형성한다.

이어서, 게이트절연막(24) 상에 인시튜(In-situ) n형 도펀트(n⁺)가 도핑된 n⁺ 제1실리콘전극(25)을 50Å∼100Å 두께로 얇게 증착한 후, 연속적으로 n⁺ 제1실리콘전극(25) 상에 리세스(23)를 채울때까지 전면에 도펀트가 도핑되지 않은 언도우프드된(Undoped) 제2실리콘전극(26)을 증착한다.

여기서, n⁺ 제1실리콘전극(25)에는 인(Ph) 또는 비소(As) 중에서 선택된 n형 도펀트가 인시튜 도핑되어 있으며, 이 n형 도펀트는 5E19atoms/cm³의 도핑농도를 갖는다. 그리고, n⁺ 제1실리콘전극(25)과 제2실리콘전극(26)은 비정질실리콘(Amorphous Si) 또는 폴리실리콘이다.

다음으로, 리세스(23)에 의해 표면이 평탄하지 않는 제2실리콘전극(26)을 CMP (Chemical Mechanical Polishing)공정을 통해 일정 부분 평탄화시켜준다.

도 3c에 도시된 바와 같이, 제2실리콘전극(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 PMOS 영역을 오픈시키고 나머지 영역은 모두 덮는 형태를 갖는 제1감광막패턴(27)을 형성한다.

다음으로, 제1감광막패턴(27)에 의해 오픈된 PMOS 영역에 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF₂) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm²이다.

상기한 3족 원소의 도펀트의 이온주입은 PMOS 영역의 언도우프드된 제2실리콘전극(26)에 진행하는 것으로, PMOS 영역의 제2실리콘전극(26)은 3족 원소의 도펀트가 도핑된 p⁺ 제2실리콘전극(26)으로 바뀐다.

따라서, 제1감광막패턴(27)에 의해 덮혀 있던 제2실리콘전극(26)은 여전히 언도우프드된 상태로 남는다.

이하, 3족 원소의 도펀트가 도핑된 p⁺ 제2실리콘전극(26)을 p⁺ 제2실리콘전극(26b)로 도시한다.

도 3d에 도시된 바와 같이, 제1감광막패턴(27)을 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 PMOS 영역은 덮고 나머지 NMOS 영역을 포한한 셀영역은 모두 오픈시키는 제2감광막패턴(28)을 형성한다.

다음으로, 제2감광막패턴(28)에 의해 오픈된 주변영역의 NMOS 영역 및 셀영역의 언도우프드된 제2실리콘전극(26)에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm²이다.

상기한 5족 원소의 도펀트의 이온주입은 주변영역의 NMOS 영역 및 셀영역의 언도우프드된 제2실리콘전극(26)에 진행하는 것으로, 주변영역의 NMOS 영역 및 셀영역의 제2실리콘전극(26)은 5족 원소의 도펀트가 이온주입된 n⁺ 제2실리콘전극(26b)으로 바뀐다.

도 3e에 도시된 바와 같이, 제2감광막패턴(28)을 제거한 후, 전면에 저저항 메탈전극(29)과 게이트하드마스크(30)를 차례로 형성한다. 이때, 저저항 메탈전극(29)은 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드이고, 게이트하드마스크(30)는 질화막으로 형성한다.

다음으로, 게이트패터닝 공정을 진행하여 셀영역, NMOS 영역 및 PMOS 영역에 각각 리세스드 게이트(100), 제1플라나 게이트(200) 및 제2플라나 게이트(300)을 형성한다.

위와 같은 게이트 공정후의 결과를 살펴보면, 셀영역에 형성된 리세스드 게이트(100)는 리세스(23)에 하부 지역이 매립되면서 반도체 기판(21)의 표면 위로 돌출된 구조를 갖는데, 리세스드 게이트(100)를 구성하는 게이트전극은 n⁺ 제1실리 콘전극(25)과 n⁺ 제2실리콘전극(26b) 및 저저항 메탈전극(29)의 삼중층 구조를 갖는다. 이처럼, 리세스드 게이트(100)는 리세스(23)에 매립되는 형태를 가져 채널길이를 길게 할 수 있다.

그리고, 주변영역의 NMOS 영역에 형성된 제1플라나게이트(200)는 반도체기판(21)의 평평한 부분 상에 형성되는 플라나 게이트 구조를 갖는데, 제1플라나게이트(200)를 구성하는 게이트전극은 n⁺ 제1실리콘전극(25)과 n⁺ 제2실리콘전극(26b) 및 저저항 메탈전극(29)의 삼중층 구조를 갖는다.

마지막으로, 주변영역의 PMOS 영역에 형성된 제2플라나게이트(300)는 NMOS 영역에 형성된 제1플라나게이트(200)와 동일하게 플라나 게이트 구조를 갖는데, 제2플라나게이트(300)를 구성하는 게이트전극은 n⁺ 제1실리콘전극(25)과 p⁺ 제2실리콘전극(26a) 및 저저항 메탈전극(29)의 삼중층 구조를 갖는다.

전술한 바와 같이, 셀영역에 형성되는 리세스드 게이트(100) 구조에서, n⁺ 제1실리콘전극(25)을 100Å 이하의 얇은 두께로 인시튜 n형 도펀트를 도핑하게 되면, PDE를 방지할 수 있다.

그리고, 게이트절연막(24)에 접촉하는 게이트전극이 인시튜 n형 도펀트가 도핑된 n⁺ 제1실리콘전극(25)이므로 후속 제2실리콘전극(26)에 대한 이온주입 공정시 과도한 도핑을 하지 않아도 되므로 공정상 마진과 신뢰성도 높일 수 있다.

또한, PMOSFET의 경우 인시튜 n형 도펀트가 도핑된 n⁺ 제1실리콘전극(25)의 두께가 100Å 이하이므로, 보론 계열의 도펀트를 이온주입후 후속 열공정에 의해서 n⁺ 제1실리콘전극(25)이 p형 도펀트가 도핑된 p⁺ 실리콘전극으로 쉽게 바뀌기 때문에 PMOSFET의 신뢰성도 영향을 받지 않는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 리세스드 게이트 구조에서 게이트절연막과 n형 도펀트가 도핑된 실리콘전극을 직접 접촉하도록 형성하므로써 PDE 현상을 방지할 수 있는 효과가 있다.

Claims (19)

1. PMOS 영역을 갖는 주변영역과 셀영역이 정의된 반도체 기판;

   상기 반도체기판의 셀영역에 소정 깊이를 갖고 형성된 리세스;

   상기 리세스를 포함한 반도체 기판의 전면에 형성된 게이트절연막;

   상기 게이트절연막과 직접 접촉하는 n형 도펀트가 도핑된 제1실리콘전극과 상기 제1실리콘전극 상의 n형 도펀트가 도핑된 제2실리콘전극을 포함하여 상기 리세스를 채우는 리세스드 게이트; 및

   상기 게이트절연막과 직접 접촉하는 n형 도펀트가 도핑된 제3실리콘전극과 상기 제3실리콘전극 상의 p형 도펀트가 도핑된 제4실리콘전극을 포함하여 상기 PMOS 영역 상에 형성된 플라나 게이트

   를 포함하는 반도체 소자.
2. 제1항에 있어서,

   상기 제1실리콘전극과 상기 제3실리콘전극은 상기 n형 도펀트가 인시튜 도핑된 것이고, 상기 제2실리콘전극과 상기 제3실리콘전극은 각각 상기 n형 도펀트와 상기 p형 도펀트가 이온주입에 의해 도핑된 것을 특징으로 하는 반도체 소자.
3. 제2항에 있어서,

   상기 n형 도펀트는 3족 원소의 도펀트이고, 상기 p형 도펀트는 5족 원소의 도펀트인 것을 특징으로 하는 반도체 소자.
4. 제3항에 있어서,

   상기 3족 원소의 도펀트는 인 또는 비소이고, 상기 5족 원소의 도펀트는 보론, 불화보론 또는 이불화보론인 것을 특징으로 하는 반도체소자.
5. 제1항 또는 제2항에 있어서,

   상기 제1실리콘전극과 상기 제3실리콘전극은,

   50Å∼100Å 두께인 것을 특징으로 하는 반도체 소자.
6. 제1항 또는 제2항에 있어서,

   상기 리세스드 게이트와 상기 플라나게이트는,

   각각 상기 제2실리콘전극과 상기 제4실리콘전극 상에 형성된 저저항 메탈전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
7. 제6항에 있어서,

   상기 저저항 메탈전극은, 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드인 것을 특징으로 하는 반도체 소자.
8. 제1항에 있어서,

   상기 리세스의 깊이는,

   500Å∼2000Å 범위인 것을 특징으로 하는 반도체 소자.
9. PMOS 영역을 갖는 주변영역과 셀영역이 정의된 반도체 기판의 상기 셀영역에 소정 깊이를 갖는 리세스를 형성하는 단계;

   상기 리세스를 포함한 반도체 기판의 전면에 게이트절연막을 형성하는 단계;

   상기 게이트절연막 상에 n형 도펀트가 인시튜 도핑된 제1실리콘전극을 형성하는 단계;

   상기 제1실리콘전극 상에 상기 셀영역측에서는 n형 도펀트가 도핑되고 상기 PMOS 영역측에서는 p형 도펀트가 도핑된 제2실리콘전극을 형성하는 단계;

   상기 제2실리콘전극과 상기 제1실리콘전극을 선택적으로 게이트패터닝하여 상기 셀영역의 리세스를 채우는 형태의 리세스드 게이트를 형성함과 동시에 상기 PMOS 영역에 플라나 게이트를 형성하는 단계

   를 포함하는 반도체소자의 제조 방법.
10. 제9항에 있어서,

    상기 제2실리콘전극을 형성하는 단계는,

    상기 제1실리콘전극 상에 언도우프드된 제2실리콘전극을 형성하는 단계;

    상기 언도우프드된 제2실리콘전극 중에서 상기 PMOS 영역측에 형성된 부분에 p형 도펀트를 이온주입하는 단계; 및

    상기 언도우프드된 제2실리콘전극 중에서 상기 셀영역측에 형성된 부분에 n형 도펀트를 이온주입하는 단계

    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
11. 제10항에 있어서,

    상기 p형 도펀트를 이온주입하는 단계는,

    상기 언도우프드된 제2실리콘전극 상에 상기 PMOS 영역은 오픈시키고 상기 셀영역은 덮는 제1감광막패턴을 형성하는 단계;

    상기 제1감광막패턴에 의해 오픈된 상기 PMOS 영역의 언도우프드된 제2실리콘전극에 P형 도펀트를 이온주입하는 단계; 및

    상기 제1감광막패턴을 제거하는 단계

    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
12. 제9항 내지 제11항 중 어느 한 항에 있어서,

    상기 p형 도펀트는, 5족 원소의 도펀트인 것을 특징으로 하는 반도체소자의 제조 방법.
13. 제12항에 있어서,

    상기 5족 원소의 도펀트는, 보론, 불화보론 또는 이불화보론 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
14. 제10항에 있어서,

    상기 n형 도펀트를 이온주입하는 단계는,

    상기 언도우프드된 제2실리콘전극 상에 상기 PMOS 영역은 덮고 상기 셀영역은 오픈시키는 제2감광막패턴을 형성하는 단계;

    상기 제2감광막패턴에 의해 오픈된 상기 셀영역의 언도우프드된 제2실리콘전극에 n형 도펀트를 이온주입하는 단계; 및

    상기 제2감광막패턴을 제거하는 단계

    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
15. 제9항, 제10항 및 제14항 중 어느 한 항에 있어서,

    상기 n형 도펀트는, 3족 원소의 도펀트인 것을 특징으로 하는 반도체소자의 제조 방법.
16. 제15항에 있어서,

    상기 3족 원소의 도펀트는, 인 또는 비소인 것을 특징으로 하는 반도체소자의 제조 방법.
17. 제9항에 있어서,

    상기 제2실리콘전극을 형성하는 단계는,

    상기 제2실리콘전극 상에 저저항 메탈전극을 형성하는 단계

    를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
18. 제17항에 있어서,

    상기 저저항 메탈전극은, 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
19. 제8항에 있어서,

    상기 제1실리콘전극은, 50Å∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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