KR100661399B1 - Ｍｏｓｆｅｔ 구조물 및 그의 제조 프로세스 - Google Patents

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Abstract

본 명세서에서 MOSFET 등과 같은 반도체 장치를 제공하는 프로세스 규칙은 통상적인 게이트 측벽 산화 단계 이후에, 이중 일함수 도핑(dual work-function doping)을 제공하도록 변경되어 열적 용량(thermal budget) 및 붕소 침투(boron penetration) 문제를 크게 감소시킨다. 열적 용량 문제는 낮은 시트 저항(sheet resistance)을 유지하면서 갭 종횡비 감소시키는 장치 구조물에 의해 추가적으로 상당히 감소된다. 감소된 갭 종횡비는 또한 고도로 리플로우 가능한(highly reflowable) 유전 재료에 대한 필요성을 감소시키고, 경사형 소스-드레인(S-D) 및 할로 주입부(halo implants)의 사용을 용이하게 한다. 또한 본 발명에서는 핫 캐리어 효과(hot-carrier effects)에 대한 면역성(immunity)뿐만 아니라 낮은 S-D 접합 캐패시턴스 및 누설을 제공하면서 쇼트 채널 효과(short channel effects)를 억제하는 MOSFET 채널, 즉 측면 도핑 프로파일을 생성하는 구조물 및 프로세스가 제공된다. 이것은 또한 컨택트 스터드(contact stud)에 대한 게이트 도전체 간의 캐패시턴스를 감소시킬 가능성을 제공할 수 있는데, 이는 무경계 컨택트(borderless contacts)가 산화물 게이트 측벽 스페이서에 의해 형성될 수 있기 때문이다. 결과적으로, S-D 접합은 게이트 도전체 도핑에 무관하게 도핑될 수 있으며, 다양한 MOSFET 구조물을 더욱 용이하게 제공할 수 있다.

Description

ＭＯＳＦＥＴ 구조물 및 그의 제조 프로세스{STRUCTURE AND PROCESS INTEGRATION FOR PRODUCING TRANSISTORS HAVING INDEPENDENTLY ADJUSTABLE PARAMETERS}
도 1 내지 도 9는 본 발명에 따라서 MOSFET 구조물을 제조하는 개선된 프로세스 및 구조물에 대한 제 1 실시예를 도시하는 순차적인 개략도.
도 10 내지 도 15는 본 발명에 따라서 MOSFET 구조물을 제조하는 개선된 프로세스 및 구조물에 대한 제 2 실시예를 도시하는 순차적인 개략도.
도 16은 도 10 내지 도 15에 도시된 바와 같은 본 발명의 제 2 실시예로부터 생성된 MOSFET와, 종래의 MOSFET 사이의 질적인 비교 결과를 도시하는 그래프.
도 17 내지 도 21은 본 발명에 따라서 STI를 갖는 MOSFET 구조물을 제조하는 개선된 프로세스 및 구조물에 대한 제 3 실시예를 도시하는 순차적인 개략도.
도면의 주요 부분에 대한 부호의 설명
1 : 희생 산화물층 3 : 폴리실리콘
4 : 질화물층 5 : RSTI 영역
2 : 웨이퍼 6 : 개구부
7 : 포토레지스트층 8 : 스톱 포켓
9 : 스페이서 10 : 측벽
14 : 게이트 구조물 15 : 텅스텐
17 : 산화물층 19 : 산화물 스페이서
18 : S-D 연장 주입부 20 : 얇은 질화물층
22 : 폴리실리콘층 23 : 카운터도핑 주입부
11' : Vt 도핑 포켓
본 발명은 일반적으로 반도체 제조에 관한 것으로, 보다 구체적으로는 MOSFET(metal oxide semiconductor field effect transistor) 장치의 제조에 관한 것이다.
실제적으로, 알려진 MOSFET 구조물 및 프로세스를 스케일링하는 가능성은 여러 문제점(concerns) 및 경쟁적 인자에 의해 복잡해진다. 종종, 특정 문제를 해결하기 위한 구조적 개선 또는 프로세스 개선을 진행할 필요성은, 이전에 문제가 되지 않았던 다른 문제들을 유발하게 되었다. 예를 들면, 할로 주입부 도핑(halo implant doping)은 때때로 소스-드레인(S-D) 확산부 주위에 강화된 채널 도핑 영역(region of enhanced channel doping)을 제공하는데 사용된다(예를 들면, 붕소 할로는 종종 NMOSFET의 N+ S-D 확산부 주위에 사용됨). 그러나, 실제로, 쇼트 채널 롤-오프(short channel roll-off)를 억제하기 위한 고 채널 도핑(고 할로 주입 도핑을 포함함)에 대한 필요성은, 접합 누설(junction leakage)의 증가, 고 접합 캐패시턴스 및 핫-캐리어(hot-carrier) 열화를 초래할 수 있다. 또 다른 예로서, 이중 일함수 게이트 도전체(dual work function gate conductors)의 필요성의 증가는 (게이트 절연체를 통한 붕소 침투를 피하기 위해) 부가적인 프로세스 집적 복잡성을 초래할 수도 있다.
최근에 점점 바람직한 것으로 여겨지는 인접한 게이트 도전체 간의 공간에 대한 더 높은 종횡비(aspect ratios)에 의해 또 다른 문제가 유발되고 있다. 더 높은 종횡비에 대한 필요성은 더 높은 게이트 도전체 스택에 의해 초래되었으며, 이는 일정하게 수축하는 장치의 크기뿐만 아니라 낮은 시트 저항(sheet resistance)을 필요로 한다. 그러나 높은 종횡비는 경사형(angled) S-D 및 할로 주입부를 이용하는 능력을 제한하는 경향이 있고, 또한 유전체 갭 충진 프로세스를 복잡하게 만드는 경향이 있다. 이러한 높은 종횡비 갭을 충진하기 위해, BPSG(borophospho-silicate glass) 등과 같은 유전체의 리플로우(reflow)가 필요하다. 그러나, 이러한 리플로우는 이미 임계치에 도달한 열적 용량(thermal budget)을 부가시키는 경향이 있고, 이것에 의해 도핑 프로파일의 스케일링을 구현하고 게이트 절연체를 통한 붕소 침투를 회피하기 위해 열적 용량을 억제하는 것이 필요하게 된다.
단면적을 감소하도록 요구되는 것에 기인하여 게이트 도전체의 시트 저항을 억제하는 데 있어서의 어려움에 의해 또 다른 복잡성이 유발된다. 이러한 게이트 도전체 배선 저항을 감소시키기 위해, 더 높은 레벨의 "스티치형(stitched)" 배선(예를 들면, 스티치형 워드라인 등)이 사용된다. 스티치형 배선은 설계의 복잡성을 증가시키는 경향이 있다.
그러므로, 본 발명의 주된 목적은 열적 용량 및 붕소 침투 문제를 감소시키기 위해 MOSFET 등과 같은 반도체 장치를 생성하는 개선된 구조물 및 프로세스를 제공하는 것이다. 본 발명의 또 다른 목적은 낮은 시트 저항을 유지하면서, 획득될 수 있는 종횡비를 감소시키는 것이다. 본 발명의 또 다른 목적은 이러한 개선된 사항(improvements)을 구현할 수 있는 개선된 MOSFET 채널 구조물을 제공하는 것이다. 본 발명의 또 다른 목적은 감소된 쇼트 채널 효과, 더 낮은 접합 캐패시턴스, 감소된 접합 누설 및 개선된 핫-캐리어 신뢰성을 포함하는 개선된 전기 특성을 갖는 MOSFET를 제공하는 것이다.
이하에서 명확해지는 이러한 목적 및 다른 목적은, 본 발명에 의하면 MOSFET와 같은 반도체 장치를 제조하는 프로세스를, 제조 프로세스의 통상적인 게이트 측벽 산화 단계에 후속하여 이중 일함수 도핑 단계를 제공하도록 변형함으로써 열적 용량과 붕소 침투 문제를 크게 감소시키는 것에 의해 달성되었다. 열적 용량의 문제(즉, BPSG 유전체 리플로우가 원인이 됨)는 낮은 시트 저항값을 유지하면서 감소된 갭 종횡비를 가능하게 하는 본 발명의 장치 구조물에 의해 더욱 감소된다. 필요한 경우에, 이러한 감소된 갭 종횡비는 또한 고도의 리플로우 가능한 유전체 재료에 대한 필요성을 완화시키고 경사형 S-D(angled S-D) 및 할로 주입부(halo implants)의 사용을 용이하게 한다.
또한 핫-캐리어 효과에 대한 면역성(immunity) 뿐만 아니라 낮은 S-D 접합 캐패시턴스 및 누설을 제공하면서, 쇼트 채널 효과(short channel effect)를 억제하는 MOSFET 채널, 즉 측면 도핑 프로파일을 생성하는 본 발명의 구조물 및 프로세스가 제공된다. 본 발명의 또 다른 특징은, 본 발명의 프로세스가 산화물 게이트 갭 및 산화물 측벽 스페이서를 가지고 무경계 컨택트(borderless contact)를 형성하도록 허용하기 때문에 컨택트 스터드 대 게이트 도전체 간 캐패시턴스(contact stud-to-gate conductor capacitance)가 감소될 수 있다는 것이다.
본 발명의 프로세스 및 구조물에 있어서의 중요한 특징은, S-D 접합이 수행되는 게이트 도전체 도핑에 무관하게 도핑될 수 있다는 것이다. 이러한 프로세스는 표준 N+ 게이트형(N+ gated) NFET 및 P+ 게이트형 PFET에 추가하여, N+ 게이트형 PFET(p-type field effect transistors) 및 P+ 게이트형 NFET(n-type field effect transistors)를 더욱 용이하게 구현할 수 있게 한다. 그러므로, 본 발명의 프로세스 및 구조물은 다양한 MOSFET 구조물을 획득한다. 이 융통성은 제품 설계자들에게 매우 중요한 사항이다.
본 발명은 첨부된 도면을 참조하여 판독할 때, 이하의 상세한 설명으로부터 가장 잘 이해될 것이다. 관례에 따라, 도면의 여러 피쳐를 강조하기 위해서 실제 축적대로 도시되어 있지 않다. 반대로, 여러 피쳐의 크기는 명료성을 위해 임의적으로 확대 또는 축소되어 있다. 도면 내에는 도 1 내지 도 21이 포함되어 있다.
이하의 상세한 설명에서는, 본 발명의 개선된 사항을 구현하기 위한 3개의 예시적인 실시예가 기술되고, 이러한 실시예들은 각각 명확히 상이한 측면 채널 프로파일 및 프로세스 흐름도를 생성한다. 이러한 차이는 명확히 상이한 장치 작용을 제공한다. 당업자라면 또 다른 변형을 고안할 수 있으므로, 결과적으로 개시된 예시는 본 발명의 범주를 한정하는 것으로 해석되어서는 안 된다는 것을 이해할 것이다. 제 1 실시예는 도 1 내지 도 9에 도시된 순차적인 개략도를 참조하여 설명된다.
도 1을 참조하면, 희생 산화물층(sacrificial oxide layer)(1)은 기저 웨이퍼(2)(예를 들면, 실리콘 웨이퍼) 상에서 성장되고, 그 후에 폴리실리콘 또는 그와 대등한 재료로 이루어진 층(3) 및 실리콘 질화물(Si3N4) 또는 그와 대등한 재료로 이루어진 층(4)이 증착된다. 폴리실리콘층(3)의 도핑은 중요하지 않은데, 이는 이 층이 나중에 질화물 에칭에 대한 에칭 차단물(etch stop)로서 사용될 수 있기 때문이다. 질화물층(4)의 두께는, 이후에 형성될 저 비저항 금속 게이트 도전층(예를 들면, 텅스텐)의 두께를 결정할 수 있다. 이후에 본 산업 분야에 알려진 프로세스를 사용하여, 돌출형 얕은 트렌치 절연(raised shallow trench isolation : RSTI) 영역(5)을 패터닝하고 형성한다. RSTI 영역(5)을 충진하기 전에, 다시 본 산업 분야에 알려진 프로세스를 사용하여 격리 주입(isolation implants)을 수행하는 것이 바람직하다.
도 2를 참조하면, 이러한 프로세스는 포토레지스트(PR)층(7) 내에 적절히 패터닝된 개구부를 통해, 반응성 이온 에칭(reactive ion etching : RIE) 프로세스 등과 같이 폴리실리콘에 대해 선택적인 방향적 이방성 에칭 프로세스를 이용하여 질화물층(4) 및 RSTI 영역(5)을 처리하도록 진행된다. 결과적으로, 개구(apertures) 또는 개구부(6)는 (패드) 질화물층(4) 및 인접 RSTI 영역(5)에 동시에 형성된다. 이들 개구부(6)는 이후에 격리부에 걸쳐 MOSFET 게이트 영역 및 저-저항 배선 채널을 규정할 것이다.
도 3을 참조하면, 다음에 노출된 폴리실리콘층(3)은 질화물 및 산화물에 대해 선택적인 반응성 이온 에칭 프로세스로 처리되는데, 이러한 프로세스는 희생 산화물 층(1)에서 정지된다. 도 3에서 펀치-스루 이온 주입(punch-through ion implantation)(PT I/I)은 화살표에 의해 도시되어 있다. 다음에, 비교적 깊은 서브-표면(sub-surface)인, 펀치-스루 억제 주입부(punch-through suppression implant)(8)("스톱 포켓(stop pocket"))를 형성하여, 이후에 형성될 MOSFET의 소스와 드레인 사이의 펀치-스루를 방지한다.
도 4를 참조하면, 다음에 포토레지스트층(7)을 제거하고 스페이서(9)를 개구부(6)의 측벽(10) 상에 형성한다. 스페이서(9)는 P형 도펀트를 포함하는 재료, 예를 들면, BSG(borosilicate glass) 등과 같은 유리로 형성되는 것이 바람직하다. 다음에, 낮은 에너지로 채널을 이온 주입(ion implanted)(I/I)하여 MOSFET의 문턱 전압(threshold voltage)을 설정(도 4의 화살표 참조)하는 것에 의해 도핑 프로파일 또는 Vt 주입부(11)를 규정한다. Vt 주입부(11)의 에지(edge)는 폴리실리콘/질화물 스택의 측벽(10)으로부터 오프셋되어 있다. 이하의 상세한 설명으로부터 분명해지듯이, 이러한 타입의 프로파일은 S-D 확산층에 인접하게 낮은 도핑 농도가 생성되게 한다. 이 구성은 쇼트 채널 문제를 최소화하면서, 낮은 접합 캐패시턴스, 낮은 접합 누설 및 핫-캐리어 효과에 대한 면역성을 제공한다.
도 5를 참조하면, 다음에 질화물층(4) 및 RSTI의 충진 영역(5)에 대해 선택적으로 BSG 스페이서(9)가 제거된다. 그 이후에 노출된 희생 산화물층(1)이 제거되고, 그 위치에 게이트 유전층(12)이 형성된다. 게이트 유전층(12)은 열적 성장형 실리콘 이산화물, 질화물 게이트 산화물 또는 증착형 유전체 막을 포함할 수 있다. 게이트 유전층(12)은 또한 노출된 폴리실리콘층(3)의 측벽(13) 상에 형성된다.
도 6을 참조하면, 개구부(6)를 완전히 충진하게 하는 두께로 폴리실리콘(또는 그와 동등한 재료)층을 증착하여 게이트 구조물(14)을 형성한다. 도시된 바와 같이, 먼저 폴리실리콘층을 패드 질화물층(4)의 상면까지 평탄화하고, 이후에 산화물 및 질화물에 대해 선택적으로 리세싱(recessed)한다. 이러한 폴리실리콘 리세싱(recessing) 동작은 실질적으로 폴리실리콘으로 이루어진 RSTI 영역(5)의 배선 채널을 소거한다. 다음에 게이트 구조물(14)의 노출된 폴리실리콘을 이온 주입(도 6의 화살표 참조)하여, 게이트 도전체의 일함수(work-function)를 설정한다. 이러한 마스킹 및 주입을 2회 수행하여 이중 일함수 게이트 도핑(dual work-function gate doping)을 제공하는 것이 바람직하다.
도 7을 참조하면, 텅스텐(또는 가능하다면 탄탈륨 또는 몰리브덴 등과 같은 다른 내화성 금속 또는 이러한 내화성 금속의 실리사이드)을 게이트 도전체(14) 상에 증착하여, 게이트 위에 정의된 캐비티(cavity)와 RSTI 영역(5) 내에 형성된 배선 채널(16) 내에 규정된 캐비티를 충진한다. 텅스텐층(15)을 산화물 및 질화물에 대해 선택적으로 평탄화하고 리세싱한다. 다음에, CVD(화학적 기상 증착) 산화물층(17)을 증착하고 평탄화하여 텅스텐층(15) 상에 절연 갭(insulating cap)을 형성한다. 텅스텐은 저 저항 게이트 및 배선층을 형성한다. 이후에 산화물 캡은 게이트 도전체에 대해 무경계인(borderless) 확산 컨택트를 형성하는데 사용될 것이다.
도 8을 참조하면, 핫 인산(hot phosphoric acid)(또는 Si 또는 SiO2에 대해 높은 선택도를 가지고 실리콘 질화물을 에칭하는 대등한 건식 또는 습식 에칭)을 이용하는 에칭에 의해 패드 질화물층(4)을 제거하고, 노출된 폴리실리콘층(3)을 산화물에 대해 선택적인 이방성 에칭(예를 들면 반응성 이온 에칭)으로 처리한다. 이러한 프로세스의 이 시점에서 S-D 연장 주입부(18)가 형성될 수 있고, 필요하다면, 추가적인 할로 주입부가 부가될 수도 있다. 이후에 산화물 스페이서(19)는 S-D 컨택트 개구의 측벽 상에 형성되고, 더 높은 농도 컨택트 주입부가 형성된다.
S-D 확산 주입을 위한 도핑 타입이 게이트 도전체를 위한 도핑 타입에 무관하게 설정된다는 것을 유의하는 것은 중요하다. 이러한 융통성으로 인해 P+ 게이트형 NFET, N+ 게이트형 PFET, N+게이트형 NFET 및 P+ 게이트형 PFET를 포함하는 매우 다양한 MOSFET 구조물이 형성될 수 있다. 이 피쳐는 제조되는 장치를 위한 임계 전압(Vt)을 선택하는 데 있어서 제품 설계자에게 융통성을 제공한다. 종래에는, 부가적인 채널 주입부가 형성되어야 하기 때문에, 이러한 문턱 전압(Vt)의 선택을 제공하기 위해서는 상당히 복잡한 프로세스가 요구되었다.
상술된 프로세스는 P+ 게이트형 어레이 NMOSFET를 형성하는데에도 사용될 수 있다. P+ 게이트형 어레이 NMOSFET 장치는 채널 도핑 농도의 감소(이는 데이터 보유 시간(data retention time)을 개선시킴), 워드라인 부스트(wordline boost) 동안에 게이트 산화물 필드의 감소 및 "네거티브 워드 라인 로우(negative wordline low)"에 대한 필요성이 제거되게 하는데, 이는 게이트와 소스 사이의 고유(built-in) 일함수 차이를 가지고 네거티브(negative) 게이트 전위가 획득되기 때문이다. 이러한 "고유 네거티브 워드라인 로우(built-in negative wordline low)" 피쳐는 워드라인 드라이버의 디자인을 매우 단순화한다. 도 8에 도시된 감소된 도핑 분포는 S-D 접합부에서 감소된 전계를 제공하며, 이에 따라 접합 캐패시턴스의 감소, 누설의 감소 및 핫-캐리어 신뢰성의 개선이 획득된다.
이 구조물은 이제 무경계 컨택트를 형성할 수 있게 되었다. 게이트 도전체에 대한 무경계 확산 컨택트는 밀도가 매우 중요한 DRAM(dynamic random access memory) 어레이에서 널리 사용되고 있다. 상술된 프로세스는 또한 무경계 컨택트가 DRAM 어레이 트랜지스터 이외에 MOSFET 애플리케이션에서 이용될 수 있게 한다.
도 9를 참조하면, 먼저 도 8에 도시된 구조물 상에 얇은 질화물층(20)이 증착되어, 결과적인 증착물이 하부 피쳐에 부합되게 한다. 질화물층(20)은 접촉되지 않는 것이 바람직한 확산부(예를 들면, 딥 트렌치 커패시터(deep trench capacitorr) DRAM 내의 저장 노드 확산부) 상에 에칭 장벽(etch barrier)을 제공한다. 비트라인 할로 마스크(bitline halo mask)를 이용하면, 얇은 질화물층(20)은 무경계 컨택트가 요구되는 영역에 인접한 위치(21)에서 개방된다. 바람직하게는, 이러한 개방 단계는 산화물에 대해 선택적인 이방성(질화물 스페이서) 에칭을 사용하여 실행된다. 알려진 방법을 사용하면 8:1의 에칭 선택도가 쉽게 획득된다.
이 시점에서, 비트라인 할로 주입을 수행하여 어레이 MOSFET의 노드 확산 측면 상에서 접합 누설을 증가시키지 않으면서 추가적인 드레인-유도 장벽 저하(drain-induced barrier lowering : DIBL) 보호를 추가로 제공할 수 있다. 이후에 비트라인 할로 포토레지스트층을 제거한다. 폴리실리콘층(22)을 증착 및 패터닝하여, 더 높은 레벨의 금속(higher-level metallurgy)에 대한 컨택트를 제공할 금속 스터드(metal studs)를 위한 랜딩 패드 영역(landing pad regions)을 형성한다.
제 2 실시예는 도 10 내지 도 15에 도시된 순차적인 개략도를 참조하여 기술된다. 이 제 2 실시예는 제 1 실시예의 MOSFET 프로파일과는 상이한 채널 도핑 프로파일을 제공한다. 또한 제 2 실시예의 MOSFET는 명확히 구별되는 전기적 특성을 갖는데, 이는 소정 분야의 요구를 충족시키는 데 매우 중요하다. 예를 들면, 이러한 소정 분야는 밀접하게 매칭된 MOSFET의 쌍과 같이 채널 길이의 변화에 대해 매우 낮은 문턱 전압(Vt)의 감도(sensitivity)를 요구하는 분야를 포함할 수 있다.
도 10을 참조하면, 제 2 실시예의 프로세스는 제 1 실시예의 프로세스와 상이한 부분에서부터 (즉, 도 1 및 도 2에 도시된 프로세스 단계에 후속하여) 설명될 것이다. 제 1 실시예와 대조적으로, 문턱 전압(Vt) 조절 및 펀치-스루(PT) 스톱 주입은 스페이서(9)가 형성되기 전에 완성된다(도 10의 화살표 참조). 제 1 실시예에서, PT 주입부는 스페이서 형성 이전에 완성되고 Vt 주입부는 BSG 스페이서 형성 이후에 완성된다.
도 11을 참조하면, 제 1 실시예에 설명된 바와 같이, 스페이서(9)는 노출된 폴리실리콘층(3)과 질화물층(4)의 스택의 측벽(10) 상에 형성된다. 이 프로세스의 이 시점에서, 카운터도핑 주입부(counterdoping implant)(23)가 생성된다. 도 11의 화살표를 참조한다. 카운터도핑 주입부(23)는 측벽(10)으로부터 오프셋되고, 이전의 Vt 및 PT 주입을 위해 사용되어 스톱 포켓(stop pocket)(8) 및 도핑 주입부(11)를 형성하는 도펀트 종(dopant species)에 대해 반대되는 극성을 갖는 도펀트 종을 이용하여 수행된다.
예를 들면, N형 MOSFET 경우에, Vt 및 PT 주입부는 붕소 및 인듐 등과 같은 P형 도펀트를 가지고 형성될 수 있다. 다음에, 카운터도핑 주입부(23)는 비소 또는 인 등과 같은 N형 도펀트를 가지고 형성될 수 있다. Vt 도핑 주입부(11) 및 카운터도핑 주입부(23)는 서로 보상하여, Vt 도핑 주입부(11) 또는 카운터도핑 주입부(23) 중 어느 하나에 의해 생성된 농도보다 낮은 도핑 농도(설명된 실시예에서, 채널의 중심 영역에서)를 생성한다. 카운터도핑 영역 내의 실질 도핑 타입은 원하는 장치 특성에 따라, P형 또는 N형일 수 있다.
도 12를 참조하면, 제 1 실시예에서와 마찬가지로, 스페이서(9) 및 노출된 희생 산화물층(1)은 알려진 에칭 기술에 의해 제거된다. 게이트 유전층(12)을 형성한다. 문턱 전압(Vt) 주입부 및 카운터도핑 주입부의 보상으로 인해 채널의 에지에 Vt 도핑 포켓(11')이 형성된다.
도 13을 참조하면, 이후에 프로세스는 제 1 실시예에 기술된 바와 같이 폴리실리콘층 게이트 구조물(14)의 형성 단계 및 이중 일함수 도펀트의 주입 단계로 진행된다. 도 14를 참조하면, 이러한 프로세스 단계에 후속하여 게이트 스택 및 배선 채널을 위한 고-전도도 텅스텐층(15)의 형성 단계 및 캡 산화물층(17)의 형성 단계가 진행된다. 도 15를 참조하면, 완성도를 위해, 제 2 실시예의 장치는 이전에 기술된 S-D 연장 주입부(18) 및 산화물 스페이서(19) 형성에 후속하여 도시되어 있다. 제 1 실시예에서 앞서 기술된 바와 같이, 이후에 후속 단계를 수행하여 원하는 구조물을 완성한다.
제 2 실시예의 장치와 제 1 실시예의 장치 사이의 주된 차이점을 부각(highlight)시킬 필요가 있다. 제 2 실시예의 장치는 채널의 단부에 형성된 Vt 도핑 포켓(11')을 갖고, 중심 영역에서 약한 도핑(light doping) 부분을 가진다. 대조적으로, 제 1 실시예의 장치는 채널 중간(mid-channel)에 그 중심을 둔 하나의 포켓으로서 형성된 단일 Vt 도핑 주입부(11)를 갖고, 채널 단부에서 약한 도핑 영역을 가진다.
도 16을 참조하면, 제 2 실시예의 MOSFET의 Vt 롤-오프(roll-off) 특성(24)과 표준 MOSFET(즉, 통상의 균일한 측면 도핑 분포를 갖는 MOSFET)의 롤-오프 특성(25)을 정성적으로 비교한다. (단부의) Vt 도핑 포켓(11')의 존재로 인해, 제 2 실시예의 MOSFET 채널 길이가 감소됨에 따라, 문턱 전압(Vt)이 "상승(bump up)"하거나 표준 MOSFET에 의해 생성된 롤-오프에 비해 비교적 일정하게 유지된다. "상승"의 정도는 Vt 도핑 포켓(11')의 상대적인 농도에 의존한다.
채널이 짧아짐에 따라 도핑 포켓(11')은 채널 길이의 보다 큰 비율에 걸쳐 연장된다. 결과적으로, 채널 길이에 대해 평균적인 Vt 도핑 농도는 채널 길이가 감소됨에 따라 증가하여, 정규적인 롤-오프 효과를 보상한다. MOSFET를 위해 선택된 공칭 채널 길이(nominal channel length)의 중심을 상승의 최대점으로 설정함으로써, 프로세스 변동에 기인한 채널 길이의 변화에 따른 Vt의 전반적인 변화는 표준 MOSFET로부터 생성될 수 있는 것에 비해 감소될 수 있다.
2개의 상술된 실시예는 각각 돌출형 얕은 트렌치 절연 영역(RSTI)을 이용한다. 또한 본 명세서에서는 그다지 바람직하지 않은 것으로 고려되었다고 해도, 상술된 개선 사항을 얕은 트렌치 절연(STI) 영역을 이용하는 구조물에 적용하는 것도 가능하다. 이러한 실시예 중 하나는 도 17 내지 도 21을 참조하여 기술될 것이다. 이 STI 실시예는 그 중심이 채널 길이의 중심에 맞춰지고 그 에지가 인접 S-D 확산부로부터 오프셋되어 있는 단일 Vt 도핑 주입부(11)의 사용에 관해서는 제 1 실시예에 대응한다. 필요하다면, (제 2 실시예 및 제 3 실시예를 조합함으로써) 제 2 실시예에 대응하는 실시예에서도 STI를 이용할 수 있을 것이다.
도 17을 참조하면, 패드 구조물을 STI영역(26)으로 사용하기 위해, 패드 구조물은 희생 산화물층(1) 및 질화물층(27)으로 구성되는 것이 바람직하다. 이 구조물은 RSTI로 사용된 산화물/폴리실리콘/질화물 시스템과는 구분된다. STI 실시예를 가지고 이용되는 산화물/질화물 패드 구조물은 통상적인 딥 트렌치(DT) 저장 캐패시터의 정의 단계 이전에 기판 상에 원래 형성된 패드 구조물의 일부분일 수 있다. 결과적으로, STI 프로세스에 있어서, 오리지널 패드 구조물을 제거할 필요가 없고 새로운 패드 구조물도 정의할 필요가 없다. 이 프로세스는 RSTI를 사용하고, 산화물/폴리실리콘/질화물 패드 구조물이 새로운 패드 구조물이 되는 것이 바람직한(산화물/폴리실리콘/질화물 시스템이 DT 프로세스보다 덜 적합하기 때문임) 제 1 및 제 2 실시예와 구별될 것이다.
도 18을 참조하면, STI 프로세스에서는 포토레지스트(PR)층(7) 내에서 적절히 패터닝된 개구부를 통해 질화물층(27)을 RIE 프로세스 등과 같은 방향적 이방성 에칭 프로세스로 처리한다. 결과적으로, 개구 또는 개구부(6)가 (패드) 질화물층(27) 내에 동시에 형성된다. 펀치-스루 이온 주입(PTI/I)은 도 18의 화살표로 도시되어 있다. 다음에 비교적 깊은 서브-표면, 펀치-스루 억제 주입부(8)("스톱 포켓")을 형성하여 이후에 형성될 MOSFET의 소스 및 드레인 사이에서 펀치 스루를 방지한다.
도 19를 참조하면, 이후에 포토레지스트층(7)을 제거하고, 스페이서(9)를 개구부(6)의 측벽(10) 상에 형성한다. 스페이서(9)는 P형 도펀트를 포함하는 재료, 예를 들면, BSG(borosilicate glass) 등과 같은 유리로 형성되는 것이 바람직하다. 다음에, 채널을 낮은 에너지로 이온 주입(I/I)하여 MOSFET의 문턱 전압(Vt)을 설정(도 19의 화살표 참조)함으로써 채널 도핑 프로파일 또는 Vt 주입부(11)를 정의한다.
도 20을 참조하면, 다음에 BSG 스페이서(9)를 질화물층(27)에 대해 선택적으로 제거한다. 그 이후에 노출된 희생 산화물층(1)을 제거하고, 그 위치에 게이트 유전층(12)을 형성한다. 게이트 유전층(12)은 열적 성장형 SiO2, 질화물 게이트 산화물, 또는 증착형 유전체 막을 포함할 수 있다. 폴리실리콘(또는 그와 대등한 재료)층은 개구부(6)를 완전히 충진하는 두께로 증착되어 게이트 구조물(14)을 형성한다. 도시된 바와 같이, 폴리실리콘층은 먼저 패드 질화물층(27)의 상면까지 평탄화된 다음, 리세싱된다. 다음에 게이트 구조물(14)의 노출된 폴리실리콘을 이온 주입하여 게이트 도전체(GC)의 일함수를 설정한다.
실제로, 게이트 측벽 산화는 텅스텐을 소모하기 때문에, 원소성 텅스텐(탄탈륨 또는 몰리브덴)은 STI 프로세스에서 상부 레벨 게이트 도전체로서 사용될 수 없다. 그러므로, 도 20을 참조하면, 이러한 이유로 인해 텅스텐 실리사이드(28)(또는 탄탈륨 실리사이드 또는 몰리브덴 실리사이드)가 STI 실시예에서 사용되어야 한다. RSTI 실시예에서는, 원소성 텅스텐이 사용될 수 있는데, 이는 증착 이후에 어떠한 산화에도 노출되지 않기 때문이다. 결과적으로, RSTI 실시예는 상당히 낮은 게이트 도전체 시트 저항을 제공한다는 장점이 있다.
또한, STI 실시예에서, 개구부(6)의 높이가 돌출형 STI의 높이보다 낮기 때문에(폴리층의 부재로 인해), STI 영역(26)의 상부가 실리콘 웨이퍼(2)의 상부면 아래로 리세싱될 수 있는 가능성이 증가한다. STI 프로세스로부터 생성된 이러한 기하구조는 문턱 전압(Vt)을 제어하는 기능을 저하시키는 경향이 있다. 격리부의 상부가 실리콘 표면의 상부 위로 돌출되는 것이 바람직한 것으로 고려되는데, 이는 RSTI 실시예에서 보장된다.
도 21을 참조하면, 패드 질화물층(27)은 핫 인산을 이용하는 에칭이나, Si 또는 SiO2에 대해 높은 선택도를 가지고 실리콘 질화물을 에칭하는 대등한 습식 또는 건식 에칭에 의해 제거된다. 이 프로세스의 이 시점에서 S-D 연장 주입부(18)가 형성될 수 있고, 필요하다면, 추가의 할로 주입부가 부가될 수 있다. 다음에 산화물 스페이서(19)는 S-D 컨택트 개구부의 측벽 상에 형성되고, 더 높은 농도의 컨택트 주입부가 형성된다.
STI를 사용한 경우에, 게이트 측벽 산화는 게이트 증착, 평탄화 및 도핑 이후에 수행되어야 하는데, 이는 패드 내에 폴리실리콘층이 존재하지 않기 때문이다. 이 요구조건은 게이트 도펀트에 의해 확인되는 열적 용량에 부가되며, 게이트 절연체를 통한 붕소 침투를 제어하는 것을 더욱 어렵게 한다. 이러한 이유로, RSTI의 사용은 게이트 측벽 산화물에서 붕소 침투에 영향을 미치는 열적 용량을 제거한다는 장점이 있으며, 이중 일함수 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor : CMOS) 기술과 더욱 호환성이 있다.
그러므로, 당업자라면 이하의 청구항에서 설명된 바와 같은 본 발명의 원리 및 범주를 벗어나지 않으면서, 본 발명의 특징을 설명하기 위해서 본 명세서에서 설명되고 예시되어 있는 부품의 세부 사항, 재료 및 구성에 대한 여러 변형을 실행할 수 있다는 것을 이해할 것이다.
본 발명은 MOSFET와 같은 반도체 장치 제조 프로세스를 제조 프로세스의 통상적인 게이트 측벽 산화 단계에 후속하여 이중 일함수 도핑 단계를 제공하도록 변형함으로써 열적 용량과 붕소 침투 문제를 크게 감소시키고, 핫-캐리어 효과에 대한 면역성(immunity) 뿐만 아니라 낮은 S-D 접합 캐패시턴스 및 누설을 제공하면서, 쇼트 채널 효과(short channel effect)를 억제하는 MOSFET 채널, 즉 측면 도핑 프로파일을 생성하는 구조물 및 프로세스를 제공한다. 또한, 본 발명에 따르면 산화물 게이트 갭 및 산화물 측벽 스페이서를 가지고 무경계 컨택트(borderless contact)를 형성하도록 허용하기 때문에 컨택트 스터드 대 게이트 도전체 간 캐패시턴스(contact stud-to-gate conductor capacitance)가 감소된다.

Claims (74)

  1. MOSFET 구조물을 제조하는 프로세스에 있어서,
    기저 웨이퍼(base wafer)를 피복하는 희생 산화물층(sacrificial oxide layer)과, 상기 희생산화물층을 피복하는 폴리실리콘층과, 상기 폴리실리콘층을 피복하는 질화물층을 포함하는 적층 구조물(layered structure)-상기 적층 구조물은 대향하는 돌출형 얕은 트렌치 절연 영역들(opposing raised shallow trench isolation regions) 사이에 위치함-을 형성하는 단계와,
    상기 질화물층 및 상기 폴리실리콘층을 에칭하여 상기 희생 산화물층으로 연장하는 측벽을 갖는 개구부를 형성하는 단계와,
    상기 개구부의 상기 측벽 상에 스페이서(spacer)를 형성하는 단계와,
    상기 기저 웨이퍼를 주입(implanting)하여 상기 MOSFET를 위한 문턱 전압(threshold voltage)을 설정하는 단계와,
    상기 개구부에서 상기 스페이서 및 상기 희생 산화물층을 제거하여 상기 웨이퍼를 노출시키는 단계와,
    상기 노출된 기저 웨이퍼 상에 게이트 유전층을 형성하는 단계와,
    상기 개구부의 바닥 부분을 도핑형 게이트 구조물로 충진하는 단계와,
    상기 도핑형 게이트 구조물을 주입하여 상기 게이트 구조물에 대한 일함수(work-function)를 설정하는 단계와,
    상기 주입된 게이트 구조물을 내화성 금속 증착물로 피복하는 단계
    를 포함하는 MOSFET 구조물의 제조 프로세스.
  2. 제 1 항에 있어서,
    상기 기저 웨이퍼는 실리콘으로 형성되는 MOSFET 구조물의 제조 프로세스.
  3. 제 1 항에 있어서,
    상기 질화물층은 Si3N4로 형성되는 MOSFET 구조물의 제조 프로세스.
  4. 제 1 항에 있어서,
    상기 질화물층의 상기 에칭은 포토레지스트층에서 패터닝된 개구부를 통해, 실리콘에 대해 선택적인 방향적 이방성 에칭 프로세스(directional anisotropic etching process)로 실행되는 MOSFET 구조물의 제조 프로세스.
  5. 제 4 항에 있어서,
    상기 방향적 이방성 에칭 프로세스는 반응성 이온 에칭 프로세스(reactive ion etching process)인 MOSFET 구조물의 제조 프로세스.
  6. 제 4 항에 있어서,
    상기 폴리실리콘층의 상기 에칭은 질화물 및 산화물에 대해 선택적인 반응성 이온 에칭 프로세스에 의해 실행되는 MOSFET 구조물의 제조 프로세스.
  7. 제 1 항에 있어서,
    상기 질화물층 및 상기 폴리실리콘층의 에칭에 후속하여, 상기 기저 웨이퍼 내에 서브-표면 펀치-스루 억제 임플란트(sub-surface punch-through suppression implant)를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  8. 제 1 항에 있어서,
    상기 스페이서는 P형 도펀트를 포함하는 재료로 형성되는 MOSFET 구조물의 제조 프로세스.
  9. 제 8 항에 있어서,
    상기 스페이서 재료는 붕규산 유리(borosilicate glass)인 MOSFET 구조물의 제조 프로세스.
  10. 제 1 항에 있어서,
    낮은 에너지로 상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  11. 제 1 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 상기 개구부의 상기 측벽으로부터 상기 주입부(implant)를 오프셋시키는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  12. 제 11 항에 있어서,
    상기 오프셋 단계는 상기 개구부의 중심 부분을 향해 생성된 도핑 농도보다 더 낮은 도핑 농도를 상기 측벽에 인접하게 생성하는 MOSFET 구조물의 제조 프로세스.
  13. 제 1 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계에 후속하여, 상기 기저 웨이퍼 내에 카운터도핑 주입부(counterdoping implant)를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  14. 제 13 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 상기 측벽 상에 상기 스페이서를 형성하기 전에 실행되고, 상기 카운터도핑 주입부를 형성하는 상기 단계는 상기 측벽 상에 상기 스페이서를 형성하는 상기 단계 이후에 실행되는 MOSFET 구조물의 제조 프로세스.
  15. 제 13 항에 있어서,
    상기 카운터도핑 주입부를 형성하는 상기 단계는 상기 개구부의 상기 측벽으로부터 상기 카운터도핑 주입부를 오프셋시키는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  16. 제 13 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 소정의 도핑 종(doping species)에 의해 실행되며, 상기 카운터도핑 주입은 상기 문턱 전압을 설정하기 위해 이용되는 상기 도핑 종에 대해 반대의 극성을 갖는 도핑 종에 의해 실행되는 MOSFET 구조물의 제조 프로세스.
  17. 제 13 항에 있어서,
    상기 카운터도핑 주입부와, 상기 문턱 전압을 설정하기 위한 상기 주입부는 결합되어 상기 개구부의 상기 측벽에 인접한 도핑 포켓(doping pockets)을 생성하여, 상기 개구부의 중심 부분을 향해 생성된 도핑 농도보다 더 높은 도핑 농도가 상기 측벽에 인접하게 생성되게 하는 MOSFET 구조물의 제조 프로세스.
  18. 제 1 항에 있어서,
    상기 게이트 유전체는 열적 성장형 SiO2, 질화물 게이트 산화물 및 증착형 유전체 막을 포함하는 유전 재료의 그룹 중에서 선택된 재료로 형성되는 MOSFET 구조물의 제조 프로세스.
  19. 제 1 항에 있어서,
    상기 개구부의 상기 바닥 부분을 상기 도핑형 게이트 구조물로 충진하는 상기 단계는, 상기 개구부를 폴리실리콘으로 충진하고, 상기 질화물층의 상부 영역까지 상기 폴리실리콘층을 평탄화(planarizing)하고, 상기 평탄화된 폴리실리콘을 리세싱(recessing)하여 상기 게이트 구조물을 전개하는 단계를 포함하는 MOSFET 구조물의 제조 프로세스.
  20. 제 1 항에 있어서,
    상기 도핑형 게이트 구조물에 대한 마스킹(masking) 및 주입을 2회 실행하여, 이중 일함수 게이트 도핑을 제공하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  21. 제 1 항에 있어서,
    상기 내화성 금속 증착물은 텅스텐, 탄탈륨, 몰리브덴, 텅스텐 실리사이드, 탄탈륨 실리사이드, 몰리브덴 실리사이드를 포함하는 내화 재료의 그룹 중에서 선택되는 MOSFET 구조물의 제조 프로세스.
  22. 제 1 항에 있어서,
    상기 게이트 구조물을 리세싱하고, 상기 리세싱된 게이트 구조물 상에 절연 캡(insulating cap)을 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  23. 제 22 항에 있어서,
    상기 적층 게이트 구조물, 상기 내화성 금속 증착물 및 상기 절연 캡 사이와, 대향하는 돌출형 트렌치 절연 영역들 사이에 잔류하는 상기 질화물층 및 상기 폴리실리콘층을 에칭하여 MOSFET를 위한 소스/드레인 컨택트 개구를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  24. 제 23 항에 있어서,
    상기 게이트 구조물과 상기 돌출형 얕은 트렌치 절연 영역 사이에 연장하는 소스/드레인 연장 주입부를 형성하고, 상기 소스/드레인 컨택트 개구의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  25. 제 24 항에 있어서,
    상기 게이트 구조물은 소정의 도핑 타입으로 설정되며, 상기 소스/드레인 연장 주입부는 상기 게이트 구조물을 위해 설정된 도핑 타입에 무관한 도핑 타입으로 설정되는 MOSFET 구조물의 제조 프로세스.
  26. 제 24 항에 있어서,
    상기 MOSFET 구조물 상에 무경계 컨택트(borderless contacts)를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  27. 제 26 항에 있어서,
    상기 무경계 컨택트를 형성하는 상기 단계는,
    얇은 질화물층을 상기 MOSFET 구조물 상에 증착하여 상기 질화물층이 상기 MOSFET 구조물의 하부 피쳐에 부합되게 하는 단계와,
    상기 무경계 컨택트를 수용하는 영역 내에서 상기 얇은 질화물층을 개방하는 단계와,
    상기 개방된 영역 상에 폴리실리콘층을 증착시키고 상기 폴리실리콘층을 패터닝하여 상기 MOSFET를 위한 컨택트를 수용하는 랜딩 패드 영역(landing pad region)을 형성하는 단계
    포함하는 MOSFET 구조물의 제조 프로세스.
  28. MOSFET 구조물을 제조하는 프로세스에 있어서,
    기저 웨이퍼를 피복하는 희생 산화물층 및 상기 희생 산화물층을 피복하는 질화물층을 포함하는 적층 구조물-상기 적층 구조물은 대향하는 얕은 트렌치 절연 영역 사이에 위치함-을 형성하는 단계와,
    상기 질화물층을 에칭하여 상기 희생 산화물층까지 연장하는 측벽을 갖는 개구부를 형성하는 단계와,
    상기 개구부의 상기 측벽상에 스페이서를 형성하는 단계와,
    상기 기저 웨이퍼를 주입하여 상기 MOSFET를 위한 문턱 전압을 설정하는 단계와,
    상기 개구부로부터 상기 스페이서 및 상기 희생 산화물층을 제거하여 상기 기저 웨이퍼를 노출하고, 상기 노출된 기저 웨이퍼 상에 게이트 유전층을 형성하는 단계와,
    상기 개구부의 바닥 부분을 도핑형 게이트 구조물로 충진하는 단계와,
    상기 도핑형 게이트 구조물을 주입하여 상기 게이트 구조물을 위한 일함수를 설정하는 단계와,
    상기 주입된 게이트 구조물을 실리사이드형 증착물로 피복하는 단계
    를 포함하는 MOSFET 구조물의 제조 프로세스.
  29. 제 28 항에 있어서,
    상기 기저 웨이퍼는 실리콘으로 형성되는 MOSFET 구조물의 제조 프로세스.
  30. 제 28 항에 있어서,
    상기 질화물층은 Si3N4로 형성되는 MOSFET 구조물의 제조 프로세스.
  31. 제 28 항에 있어서,
    상기 질화물층을 에칭하는 상기 단계는 포토레지스트층 내에 패터닝된 개구부를 통해, 상기 실리콘에 대해 선택적인 방향적 이방성 에칭 프로세스에 의해 실행되는 MOSFET 구조물의 제조 프로세스.
  32. 제 31 항에 있어서,
    상기 방향적 이방성 에칭 프로세스는 반응성 이온 에칭 프로세스인 MOSFET 구조물의 제조 프로세스.
  33. 제 28 항에 있어서,
    상기 질화물을 에칭하는 상기 단계에 후속하여, 상기 기저 웨이퍼에 서브-표면 펀치-스루 억제 주입부를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  34. 제 28 항에 있어서,
    상기 스페이서는 P형 도펀트를 포함하는 재료로 형성되는 MOSFET 구조물의 제조 프로세스.
  35. 제 34 항에 있어서,
    상기 스페이서 재료는 붕규산 유리인 MOSFET 구조물의 제조 프로세스.
  36. 제 28 항에 있어서,
    낮은 에너지로 상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  37. 제 28 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 상기 개구부의 상기 측벽으로부터 상기 주입부를 오프셋시키는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  38. 제 37 항에 있어서,
    상기 오프셋 단계는 상기 개구부의 중심 부분을 향해 생성된 도핑 농도보다 더 낮은 도핑 농도를 상기 측벽에 인접하게 생성하는 MOSFET 구조물의 제조 프로세스.
  39. 제 28 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 단계에 후속하여 상기 기저 웨이퍼에 카운터도핑 주입부를 형성하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  40. 제 39 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 상기 측벽 상에 상기 스페이서를 형성하기 전에 실행되며, 상기 카운터도핑 주입부를 형성하는 상기 단계는 상기 측벽 상에 상기 스페이서를 형성한 후에 실행되는 MOSFET 구조물의 제조 프로세스.
  41. 제 39 항에 있어서,
    상기 카운터도핑 주입부를 형성하는 상기 단계는 상기 개구부의 상기 측벽으로부터 상기 카운터도핑 주입부를 오프셋시키는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  42. 제 39 항에 있어서,
    상기 기저 웨이퍼를 주입하여 상기 문턱 전압을 설정하는 상기 단계는 소정의 도핑종으로 실행되며, 상기 카운터도핑 주입은 상기 문턱 전압을 설정하기 위해 이용되는 상기 도핑종에 대해 반대의 극성을 갖는 도핑종으로 실행되는 MOSFET 구조물의 제조 프로세스.
  43. 제 39 항에 있어서,
    상기 카운터도핑 주입 및 상기 문턱 전압을 설정하기 위한 상기 주입을 조합하여 상기 개구부의 상기 측벽에 인접하게 도핑 포켓을 생성함으로써, 상기 개구부의 중심 부분을 향해 생성된 도핑 농도보다 더 높은 도핑 농도를 상기 측벽에 인접하게 전개하는 MOSFET 구조물의 제조 프로세스.
  44. 제 28 항에 있어서,
    상기 게이트 유전체는 열적 성장형 SiO2, 질화물 게이트 산화물 및 증착형 유전체막을 포함하는 유전체 재료의 그룹으로부터 선택된 재료로 형성되는 MOSFET 구조물의 제조 프로세스.
  45. 제 28 항에 있어서,
    상기 개구부의 상기 바닥 부분을 상기 도핑형 게이트 구조물로 충진하는 상기 단계는, 상기 개구부를 폴리실리콘으로 충진하고, 상기 질화물층의 상부 영역까지 상기 폴리실리콘층을 평탄화하고, 상기 평탄화된 폴리실리콘을 리세싱하여 상기 게이트 구조물을 전개하는 단계를 포함하는 MOSFET 구조물의 제조 프로세스.
  46. 제 28 항에 있어서,
    상기 도핑형 게이트 구조물에 대한 마스킹 및 주입을 2회 실행하여, 이중 일함수 게이트 도핑을 제공하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  47. 제 28 항에 있어서,
    상기 실리사이드 증착물은 텅스텐 실리사이드, 탄탈륨 실리사이드 및 몰리브덴 실리사이드를 포함하는 재료의 그룹으로부터 선택되는 MOSFET 구조물의 제조 프로세스.
  48. 제 28 항에 있어서,
    상기 적층 게이트 구조물 및 상기 실리사이드 증착물에 인접하여 잔류하는 상기 질화물층을 에칭하는 단계를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  49. 제 48 항에 있어서,
    상기 적층 게이트 구조물과 상기 얕은 트렌치 절연 영역 사이에서 연장하는 소스/드레인 연장 주입부를 형성하는 단계와,
    상기 적층 게이트 구조물의 상기 측벽 상에 상기 스페이서를 형성하는 단계
    를 더 포함하는 MOSFET 구조물의 제조 프로세스.
  50. 제 49 항에 있어서,
    상기 게이트 구조물은 소정 도핑 타입으로 설정되고, 상기 소스/드레인 확장 주입부는 상기 게이트 구조물을 위해 설정된 상기 도핑 타입에 무관한 도핑 타입으로 설정되는 MOSFET 구조물의 제조 프로세스.
  51. MOSFET 구조물로서,
    기저 웨이퍼, 상기 기저 웨이퍼를 피복하는 게이트 유전층, 상기 게이트 유전층을 피복하고 상기 게이트 구조물의 일함수를 설정하도록 주입되는 도핑형 게이트 구조물, 상기 도핑형 게이트 구조물을 피복하는 내화성 금속 증착물 및 상기 내화성 금속 증착물을 피복하는 산화물 캡을 포함하는 적층 게이트 구조물과,
    상기 적층 게이트 구조물의 대향하는 면으로부터 이격되어 그 위에 위치되는 돌출형 얕은 트렌치 절연 영역-상기 적층 게이트 구조물과 상기 돌출형 얕은 트렌치 절연 영역 사이에는 개구 채널이 전개됨-과,
    상기 적층 게이트 구조물 및 상기 돌출형 얕은 트렌치 절연 영역 사이에서 전기적으로 접속시키도록 연장되는 소스/드레인 연장 주입부와,
    상기 기저 웨이퍼 내에 형성되고 상기 적층 게이트 구조물 아래에 위치되는 주입 펀치-스루 스톱 포켓(implanted punch-through stop pocket)과,
    상기 기저 웨이퍼 내에 형성되고 상기 적층 게이트 구조물 아래에 위치되며, 상기 주입 펀치-스루 스톱 포켓과 상기 적층 게이트 구조물 사이에 위치되어 상기 MOSFET 구조물을 위한 문턱 전압을 설정하는 주입부
    를 포함하는 MOSFET 구조물.
  52. 제 51 항에 있어서,
    상기 기저 웨이퍼는 실리콘으로 형성되는 MOSFET 구조물.
  53. 제 51 항에 있어서,
    상기 문턱 전압을 설정하기 위한 상기 주입부는 상기 적층 게이트 구조물의 상기 측벽으로부터 오프셋되는 MOSFET 구조물.
  54. 제 53 항에 있어서,
    상기 오프셋은 상기 적층 게이트 구조물의 중심 부분을 향해 생성된 도핑 농도보다 더 낮은 도핑 농도를 상기 측벽에 인접하게 생성하는 MOSFET 구조물.
  55. 제 51 항에 있어서,
    상기 문턱 전압을 결정하는 복수의 도핑 포켓을 구비하고, 상기 도핑 포켓은 상기 적층 게이트 구조물의 측벽에 대해 인접하게 위치되고, 그로부터 오프셋되는 MOSFET 구조물.
  56. 제 55 항에 있어서,
    상기 도핑 포켓은, 상기 적층 게이트 구조물의 중심 부분을 향해 생성된 도핑 농도보다 더 높은 도핑 농도를 상기 측벽에 인접하게 생성하도록 배치되는 MOSFET 구조물.
  57. 제 51 항에 있어서,
    상기 게이트 유전층은 열적 성장형 SiO2, 질화물 게이트 산화물 및 증착형 유전체 막을 포함하는 유전 재료의 그룹 중에서 선택된 재료로 형성되는 MOSFET 구조물.
  58. 제 51 항에 있어서,
    상기 도핑형 게이트 구조물은 이중 일함수 게이트 도핑을 포함하는 MOSFET 구조물.
  59. 제 51 항에 있어서,
    상기 내화성 금속 증착물은 텅스텐, 탄탈륨, 몰리브덴, 텅스텐 실리사이드, 탄탈륨 실리사이드 및 몰리브덴 실리사이드를 포함하는 내화성 재료의 그룹 중에서 선택되는 MOSFET 구조물.
  60. 제 51 항에 있어서,
    상기 게이트 구조물은 소정의 도핑 타입으로 설정되며, 상기 소스/드레인 연장 주입부는 상기 게이트 구조물을 위해 설정된 상기 도핑 타입에 무관한 도핑 타입으로 설정되는 MOSFET 구조물.
  61. 제 51 항에 있어서,
    상기 MOSFET 구조물 상에 형성된 무경계 컨택트를 더 포함하는 MOSFET 구조물.
  62. 제 61 항에 있어서,
    상기 무경계 컨택트는,
    MOSFET 구조물의 하부 피쳐에 부합되도록 상기 MOSFET 구조물 상에 증착된 얇은 질화물층과,
    상기 무경계 컨택트를 수용하는 영역에서 상기 얇은 질화물층 내에 형성된 개구부와,
    상기 개방 영역 상에 증착되고 패터닝되어 상기 MOSFET를 위한 컨택트를 수용하기 위한 랜딩 패드 영역을 형성하는 폴리실리콘층을 포함하는
    MOSFET 구조물.
  63. 제 51 항에 있어서,
    상기 MOSFET 구조물은 게이트 어레이 MOSFET를 규정하는 MOSFET 구조물.
  64. MOSFET 구조물에 있어서,
    기저 웨이퍼, 상기 기저 웨이퍼를 피복하는 게이트 유전층, 상기 게이트 유전층을 피복하며 상기 게이트 구조물을 위한 일함수를 설정하도록 주입되는 도핑형 게이트 구조물 및 상기 도핑형 게이트 구조물을 피복하는 내화성 금속 증착물을 포함하는 적층 게이트 구조물과,
    상기 적층 게이트 구조물의 대향 측면으로부터 이격되어, 그 위에 위치하는 얕은 트렌치 절연 영역과,
    상기 적층 게이트 구조물과 상기 얕은 트렌치 절연 영역 사이에서 전기적으로 접속하도록 연장되는 소스/드레인 연장 주입부와,
    상기 기저 웨이퍼 내에 형성되고, 상기 적층 게이트 구조물 아래에 위치되는 주입 펀치-스루 스톱 포켓과,
    상기 기저 웨이퍼 내에 형성되고, 상기 적층 게이트 구조물 아래에 위치되며, 상기 주입된 펀치-스루 스톱 포켓과 상기 적층 게이트 구조물 사이에 위치되어, 상기 MOSFET 구조물을 위한 임계 전압을 설정하는 주입부
    를 포함하는 MOSFET 구조물.
  65. 제 64 항에 있어서,
    상기 기저 웨이퍼는 실리콘으로 형성되는 MOSFET 구조물.
  66. 제 64 항에 있어서,
    상기 문턱 전압을 설정하기 위한 상기 주입부는 상기 적층 게이트 구조물의 상기 측벽으로부터 오프셋되는 MOSFET 구조물.
  67. 제 66 항에 있어서,
    상기 오프셋은 상기 적층 게이트 구조물의 중심 부분을 향해 생성된 도핑 농도보다 더 낮은 도핑 농도를 상기 측벽에 인접하게 생성하는 MOSFET 구조물.
  68. 제 64 항에 있어서,
    상기 문턱 전압을 결정하기 위한 복수의 도핑 포켓을 구비하고, 상기 도핑 포켓은 상기 적층 게이트 구조물의 상기 측벽에 인접하게 위치되어 그로부터 오프셋되는 MOSFET 구조물.
  69. 제 68 항에 있어서,
    상기 도핑 포켓은 상기 적층 게이트 구조물의 중심 부분을 향해 생성된 도핑 농도보다 더 높은 도핑 농도를 상기 측벽에 인접하게 생성하도록 배치되는 MOSFET 구조물.
  70. 제 64 항에 있어서,
    상기 게이트 유전층은 열적 성장형 SiO2, 질화물 게이트 산화물 및 증착형 유전체 막을 포함하는 유전 재료의 그룹 중에서 선택된 재료로 형성되는 MOSFET 구조물.
  71. 제 64 항에 있어서,
    상기 도핑형 게이트 구조물은 이중 일함수 게이트 도핑을 포함하는 MOSFET 구조물.
  72. 제 64 항에 있어서,
    상기 실리사이드 증착물은 텅스텐 실리사이드, 탄탈륨 실리사이드 및 몰리브덴 실리사이드를 포함하는 재료의 그룹 중에서 선택되는 MOSFET 구조물.
  73. 제 64 항에 있어서,
    상기 게이트 구조물은 소정의 도핑 타입으로 설정되고, 상기 소스/드레인 연장 주입부는 상기 게이트 구조물을 위해 설정된 상기 도핑 타입에 무관한 도핑 타입으로 설정되는 MOSFET 구조물.
  74. 제 64 항에 있어서,
    상기 MOSFET 구조물은 게이트 어레이 MOSFET를 규정하는 MOSFET 구조물.
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