KR0172241B1 - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 반도체기판 상측에 불순물을 주입하여 엔웰과 피웰을 형성하고 필드산화공정으로 소자분리절연막을 형성한 다음, 게이트산화막, 도포안된 다결정실리콘막 그리고 실리사이드를 순차적으로 형성하고 상기 엔웰과 피웰을 기준으로하여 각각 피형과 엔형의 불순물을 주입함으로써 상기 피형과 엔형의 도전층/실리사이드 적층구조를 형성한 다음, 상기 엔웰과 피웰의 계면을 따라 상기 도전층/실리사이드 적층구조를 일정깊이 식각하여 콘택홀을 형성하고 이를 매립하는 장벽금속을 전체표면상부에 형성한 다음, 게이트전극 마스크를 이용하여 게이트전극을 형성하고 상기 엔웰과 피웰에 각각 피형과 엔형의 불순물을 이온주입하여 소오스/드레인영역을 형성한 다음, 전체표면상부에 층간절연막과 평탄화층을 형성하고 후속공정을 실시함으로써 피형과 엔형의 불순물이 상기 실리사이드를 통하여 상호 측면확산함으로써 발생되는 소자의 동작특성을 안정화시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 게이트전극 형성방법
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 엔웰(N-well) 13 : 피웰(P-well)
15 : 소자분리절연막 17 : 다결정실리콘막
19 : 텅스텐 실리사이드 21 : 제1콘택홀
23 : 티타늄질화막 25 : 게이트전극
27,29 : 소오스/드레인영역 31 : 실리콘산화막
33 : BPSG 산화막 35 : 제2콘택홀
37 : 금속배선
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 고집적 미세화된 상보형 모스(CMOS:Complementary Metal Oxide Semiconductor, 이하에서 CMOS라 함) 소자에서 엔형 폴리사이드 게이트(N type polycide gate)와 피형 폴리사이드 게이트(P type polycide gate)가 형성되는 부분에서 측면확산을 방지하는 것에 관한 것이다.
종래의 딥 서브미크론(deep submicron) CMOS 소자는 엔형 폴리사이드 게이트와 피형 폴리사이드 게이트가 사용된다. 이때, 상기 엔형 폴리사이드 게이트와 피형 폴리사이드 게이트가 접하는 부분에서 계면을 따라 형성된 텅스텐 실리사이드를 통하여 타측의 폴리실리콘으로 상호확산되는 현상이 발생한다. 즉, 피형 폴리실리콘내의 보론(B)은 엔형 폴리실리콘 내부로 확산하고 엔형 폴리실리콘의 아세닉(As)은 피형 폴리실리콘 내부로 확산한다. 이로 인하여, 게이트의 일함수가 변화되어 트랜지스터의 쓰레솔드 전압(Threshold voltage)이 변화한다. 특히, 피모스(PMOS) 게이트에서의 보론의 경우, 엔형 게이트에서의 아세닉보다 실리사이드를 통한 측면확산이 훨씬 심하므로 피형 트랜지스터에서 쓰레솔드 전압 변화가 심하게 되고 이로 인한 정상적인 CMOS 소자의 동작이 방해된다.
그로 인하여, 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화가 어렵게 되는 문제점이 있다.
따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여, 엔형 폴리사이드 게이트와 피형 폴리사이드 게이트가 접하는 부분에 확산을 감소시킬 수 있는 장벽을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 반도체소자의 게이트전극 형성방법의 특징은, 반도체기판 상측에 불순물을 주입하여 엔웰과 피웰을 이웃하게 형성하는 공정과, 필드산화공정으로 소자분리절연막을 형성하는 공정과, 전체표면상부에 게이트절연막, 도포안된 다결정실리콘막과 실리사이드를 순차적으로 형성하는 공정과, 상기 도포안된 다결정실리콘막과 실리사이드에 불순물을 주입하되, 엔웰과 피웰을 기준으로하여 피형과 엔형의 불순물을 이온주입함으로써 각각 피형과 엔형의 도전층/실리사이드 적층구조를 형성하는 공정과, 상기 엔웰과 피웰의 계면을 따라 상기 도전층/실리사이드 적층구조를 일정깊이 식각하여 콘택홀을 형성하는 공정과, 전체표면상부에 장벽금속을 증착하여 상기 콘택홀을 매립하는 공정과, 게이트전극 마스크를 이용한 식각공정으로 상기 장벽금속/실리사이드/도포안된 다결정실리콘막을 식각하여 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 하여 상기 엔웰과 피웰에 각각 불순물을 주입함으로써 소오스/드레인영역이 형성된 PMOS와 NMOS를 형성하는 공정과, 전체표면상부에 층간절연막을 형성하고 그 상부에 평탄화층을 형성한 다음에 후속공정을 실시하는 공정을 포함하는데 있다.
여기서, 상기 콘택홀은 상기 실리사이드 두께와 같은 깊이로 형성되고, 상기 콘택홀은 상기 실리사이드 두께보다 깊게 형성되고, 상기 장벽금속은 티타늄질화막으로 형성되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(도시안됨) 상측에 엔웰(11)과 피웰(13)을 형성한다. 이때, 상기 엔웰(11)은 인을 주입하여 형성하고 상기 피웰(13)은 보론을 주입하여 형성한 것이다. 그 다음에, 활성영역과 활성영역 사이에 필드산화공정으로 필드산화막, 즉 소자분리절연막(15)을 형성한다.
제1b도를 참조하면, 상기 엔웰(11)과 피웰(13) 상부에 게이트산화막(17)을 형성한다. 그리고 전체표면상부에 도포되지 않은 다결정실리콘막(17)과 텅스텐 실리사이드(19)를 순차적으로 형성한다. 그리고, PMOS 게이트전극을 형성하기 위하여 상기 엔웰(11) 상부의 다결정실리콘막(17)/텅스텐 실리사이드(19) 적층구조에 보론을 주입하고 엔모스(NMOS) 게이트전극을 형성하기 위하여 상기 피웰(13) 상부의 다결정실리콘막(17)/텅스텐 실리사이드(19) 적층구조에 아세닉을 주입한다. 이로 인하여, 상기 엔웰(11) 상부의 다결정실리콘막(17)과 텅스텐 실리사이드(19)는 피형으로 형성된다. 그리고, 상기 피웰(13) 상부의 다결정실리콘막(17)과 텅스텐 실리사이드(19)는 엔형으로 형성된다.
그 다음에, 상기 피형과 엔형의 텅스텐 실리사이드가 접하는 계면을 따라 제1콘택홀(21)을 형성한다. 이때, 상기 제1콘택홀(21)은 상기 실리사이드(19)의 두께 또는 그 이상 깊게 형성한 것이다. 그 다음에, 전체표면상부에 티타늄질화막(23)을 전체표면상부에 일정두께 형성한다. 이때, 상기 티타늄질화막(23)은 상기 피형과 엔형의 불순물이 도핑된 엔웰(11)과 피웰(13) 상부의 구조물이 상호 측면확산하는 것을 방지하기 위한 확산장벽이다. 그리고, 상기 티타늄질화막(23)은 SiO2, SiOxNy 또는 Si3N4등을 사용할 수도 있다.
제1c도를 참조하면, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 피웰(11)과 엔웰(13) 상부에 형성된 구조물을 순차적으로 식각하여 게이트전극(25)을 형성한다. 이때, 상기 게이트전극(25)은 다결정실리콘막(17)/텅스텐 실리사이드(19)/티타늄질화막(23)으로 적층된 구조로 형성된 것이다. 그리고, 상기 피웰(11)과 엔웰(13)이 접하는 부분은 상기 티타늄질화막(23)으로 매립된 제1콘택홀(21)이 형성되어 불순물의 측면확산을 방지하도록 형성된 것이다.
그 다음에, 반도체기판 상부의 구조물을 마스크로하여 상기 피웰(11)과 엔웰(13)에 불순물을 주입하여 각각 피형 불순물영역(27)과 엔형 불순물영역(29)을 거쳐 각각 형성함으로써 PMOS와 NMOS를 형성한다.
제1d도를 참조하면, 전체표면상부에 층간절연막으로 사용되는 실리콘산화막(31)을 형성한다. 이때, 상기 실리콘산화막(31) 화학기상증착(CVD:Chemical Vapor Deposition) 방법으로 형성된 것이다. 그 다음에, 전체표면상부를 평탄화시키는 BPSG 산화막(33)을 형성한다. 이때, 상기 BPSG 산화막(33)은 플로우가 잘되는 다른 절연물질로 형성할 수 있다.
제1e도를 참조하면, 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 BPSG 산화막(33)과 실리콘산화막(31)을 순차적으로 식각하여 상기 게이트전극(25)을 노출시키는 제2콘택홀(35)을 형성한다. 그리고, 상기 게이트전극(25)에 접속되는 금속배선(37)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, PMOS와 NMOS의 게이트가 접하는 계면의 실리사이드 사이에 확산을 방지하는 장벽을 형성함으로써 불순물의 측면확산을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (4)

  1. 반도체기판 상측에 불순물을 주입하여 엔웰과 피웰을 이웃하게 형성하는 공정과, 필드산화공정으로 소자분리절연막을 형성하는 공정과, 전체표면상부에 게이트절연막, 도포안된 다결정실리콘막과 실리사이드를 순차적으로 형성하는 공정과, 상기 도포안된 다결정실리콘막과 실리사이드에 불순물을 주입하되, 엔웰과 피웰을 기준으로하여 피형과 엔형의 불순물을 이온주입함으로써 각각 피형과 엔형의 도전층/실리사이드 적층구조를 형성하는 공정과, 상기 엔웰과 피웰의 계면을 따라 상기 도전층/실리사이드 적층구조를 일정깊이 식각하여 콘택홀을 형성하는 공정과, 전체표면상부에 장벽금속을 증착하여 상기 콘택홀을 매립하는 공정과, 게이트전극 마스크를 이용한 식각공정으로 상기 장벽금속/실리사이드/도포안된 다결정실리콘막을 식각하여 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 하여 상기 엔웰과 피웰에 각각 불순물을 주입함으로써 소오스/드레인영역이 형성된 PMOS와 NMOS를 형성하는 공정과, 전체표면상부에 층간절연막을 형성하고 그 상부에 평탄화층을 형성한 다음에 후속공정을 실시하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제1항에 있어서, 상기 콘택홀은 상기 실리사이드 두께와 같은 깊이로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제1항에 있어서, 상기 콘택홀은 상기 실리사이드 두께보다 깊게 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제1항에 있어서, 상기 장벽금속은 티타늄질화막으로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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