JP2001267533A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】トランスファゲートの閾値電圧を保ち、サブス
レッショルド電流を抑え、トンネリングリーク電流を抑
える。 【解決手段】半導体基板11の表層部に選択的に形成され
たｐ型半導体層18と、半導体層の表層部に選択的に形成
されたｐ型のチャネルドープ層39と、半導体層上にゲー
ト絶縁膜20を介してチャネルドープ層に相対する位置に
形成されたＤＲＡＭセルのトランスファゲート用のＭＯ
ＳＦＥＴのゲート電極21、22と、ゲート電極を挟んで半
導体層の表層部に選択的に形成されたｎ型のソース・ド
レイン領域24と、ソース・ドレイン領域の一方に連なる
電荷蓄積ノード16を有するセルキャパシタとを具備し、
チャネルドープ層のｐ型不純物濃度の分布は、ゲート電
極の中心軸付近では濃度が濃く、チャネルドープ層とソ
ース、ドレイン領域との界面付近では濃度が薄い。
レッショルド電流を抑え、トンネリングリーク電流を抑
える。 【解決手段】半導体基板11の表層部に選択的に形成され
たｐ型半導体層18と、半導体層の表層部に選択的に形成
されたｐ型のチャネルドープ層39と、半導体層上にゲー
ト絶縁膜20を介してチャネルドープ層に相対する位置に
形成されたＤＲＡＭセルのトランスファゲート用のＭＯ
ＳＦＥＴのゲート電極21、22と、ゲート電極を挟んで半
導体層の表層部に選択的に形成されたｎ型のソース・ド
レイン領域24と、ソース・ドレイン領域の一方に連なる
電荷蓄積ノード16を有するセルキャパシタとを具備し、
チャネルドープ層のｐ型不純物濃度の分布は、ゲート電
極の中心軸付近では濃度が濃く、チャネルドープ層とソ
ース、ドレイン領域との界面付近では濃度が薄い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特にダイナミック型メモリセルのトランスファゲ
ート用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）のチャネル濃度のプロファイルに関するもので、
例えば相補性ＭＯＳ型のＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）に使用されるものである。
係り、特にダイナミック型メモリセルのトランスファゲ
ート用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）のチャネル濃度のプロファイルに関するもので、
例えば相補性ＭＯＳ型のＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）に使用されるものである。
【０００２】
【従来の技術】ＤＲＡＭは、微細加工技術の進展により
高集積化、高密度化、大容量化が進んでいる。ＤＲＡＭ
のセルの動作は、キャパシタに“１”または“０”に応
じた電荷を蓄え、この電荷が消失する前にデータを読み
出し、再度書き込む動作を行なう必要がある。蓄積され
た電荷は種々のリーク電流により失われていくので、リ
ーク電流を抑えてＤＲＡＭセルの記憶保持特性を保つこ
とが重要である。
高集積化、高密度化、大容量化が進んでいる。ＤＲＡＭ
のセルの動作は、キャパシタに“１”または“０”に応
じた電荷を蓄え、この電荷が消失する前にデータを読み
出し、再度書き込む動作を行なう必要がある。蓄積され
た電荷は種々のリーク電流により失われていくので、リ
ーク電流を抑えてＤＲＡＭセルの記憶保持特性を保つこ
とが重要である。
【０００３】ところで、ＤＲＡＭセルのトランスファゲ
ート用のＭＯＳＦＥＴのゲート長および実効チャネル長
が短くなるにつれ、短チャンネル効果によってＭＯＳＦ
ＥＴの閾値電圧の制御が難しくなると共にゲート電圧に
対するドレイン電流の増加の傾きが緩くなり、サブスレ
ッショルド電流が無視できなくなる。これを防ぐため、
閾値電圧が上がるようにチャネルインプラドーズ量を増
やすと、ＭＯＳＦＥＴのチャネル領域とソース・ドレイ
ン領域とのｐｎ接合部の電界が強くなるので、トンネリ
ングリーク電流が増加してしまう。この場合、セルキャ
パシタに蓄えた電荷が前記トンネリングリーク電流とし
て流れると、ＤＲＡＭセルの記憶保持特性が劣化する問
題が生じる。
ート用のＭＯＳＦＥＴのゲート長および実効チャネル長
が短くなるにつれ、短チャンネル効果によってＭＯＳＦ
ＥＴの閾値電圧の制御が難しくなると共にゲート電圧に
対するドレイン電流の増加の傾きが緩くなり、サブスレ
ッショルド電流が無視できなくなる。これを防ぐため、
閾値電圧が上がるようにチャネルインプラドーズ量を増
やすと、ＭＯＳＦＥＴのチャネル領域とソース・ドレイ
ン領域とのｐｎ接合部の電界が強くなるので、トンネリ
ングリーク電流が増加してしまう。この場合、セルキャ
パシタに蓄えた電荷が前記トンネリングリーク電流とし
て流れると、ＤＲＡＭセルの記憶保持特性が劣化する問
題が生じる。
【０００４】図１０は、基板プレート型トレンチ構造の
セルキャパシタを有するＤＲＡＭセルの断面構造の一例
を示す。
セルキャパシタを有するＤＲＡＭセルの断面構造の一例
を示す。
【０００５】図１０において、Ｐ型シリコンからなる基
板11の表層部にはＰ型ウェル18が選択的に形成されてお
り、基板11内には基板プレート型トレンチ構造のセルキ
ャパシタが形成され、その周辺のＰ型ウェル18表層部に
は、トランスファゲート用のＮＭＯＳＦＥＴの活性領域
および厚いフィールド酸化膜17が形成されている。
板11の表層部にはＰ型ウェル18が選択的に形成されてお
り、基板11内には基板プレート型トレンチ構造のセルキ
ャパシタが形成され、その周辺のＰ型ウェル18表層部に
は、トランスファゲート用のＮＭＯＳＦＥＴの活性領域
および厚いフィールド酸化膜17が形成されている。
【０００６】次に、前記基板プレート型トレンチ構造の
セルキャパシタの構造を説明する。基板11内には、基板
表面から離間した深い位置にＮ型不純物が高濃度にドー
プされたＮ型拡散領域13がセルキャパシタの片方の電極
（プレート電極）として形成されている。そして、基板
表面から基板11の深さの途中まで深い溝12が形成され、
この溝12の内面の下方部には前記プレート電極13に連な
る導電層10が形成され、この導電層10の表面上にはキャ
パシタ絶縁膜（図示せず）が形成されている。また、前
記溝12の内面の上方部（Ｐ型ウェル18内）には酸化珪素
膜からなる絶縁カラー14が形成されている。前記溝12の
内部には、セルキャパシタの他方の電極（ストレージ・
ノード）としてＮ型不純物（例えば砒素）を含んだ多結
晶シリコン15が埋め込み形成されている。
セルキャパシタの構造を説明する。基板11内には、基板
表面から離間した深い位置にＮ型不純物が高濃度にドー
プされたＮ型拡散領域13がセルキャパシタの片方の電極
（プレート電極）として形成されている。そして、基板
表面から基板11の深さの途中まで深い溝12が形成され、
この溝12の内面の下方部には前記プレート電極13に連な
る導電層10が形成され、この導電層10の表面上にはキャ
パシタ絶縁膜（図示せず）が形成されている。また、前
記溝12の内面の上方部（Ｐ型ウェル18内）には酸化珪素
膜からなる絶縁カラー14が形成されている。前記溝12の
内部には、セルキャパシタの他方の電極（ストレージ・
ノード）としてＮ型不純物（例えば砒素）を含んだ多結
晶シリコン15が埋め込み形成されている。
【０００７】そして、前記溝12の開口部付近で絶縁カラ
ー14の上縁部の一部が欠除されており、この欠除部を介
して絶縁カラー14の内側の前記多結晶シリコン15を後述
するトランスファゲート用のＮＭＯＳＦＥＴのソース・
ドレイン領域24の一方（本例ではソース領域）に連なら
せるために、ストラップ用の導電体（ストレージ・ノー
ド）としてＮ型にドープされた多結晶シリコン16が形成
されている。
ー14の上縁部の一部が欠除されており、この欠除部を介
して絶縁カラー14の内側の前記多結晶シリコン15を後述
するトランスファゲート用のＮＭＯＳＦＥＴのソース・
ドレイン領域24の一方（本例ではソース領域）に連なら
せるために、ストラップ用の導電体（ストレージ・ノー
ド）としてＮ型にドープされた多結晶シリコン16が形成
されている。
【０００８】なお、図１０中、19はチャネルドープ層、
20はゲート酸化膜である。ゲート電極は、ワード線ある
いはフィールド酸化膜17上のパッシングワード線の一部
であり、多結晶シリコン21とタングステンシリサイド22
とからなる。上記ゲート電極の表面は保護絶縁膜23によ
り覆われ、さらに絶縁膜27および層間絶縁膜28が形成さ
れている。この層間絶縁膜28、絶縁膜27およびゲート酸
化膜20に開口されたコンタクトホールには、前記ＮＭＯ
ＳＦＥＴのドレイン領域24にコンタクトする不純物がド
ープされた多結晶シリコンからなる導電プラグ25が埋め
込み形成されている。さらに、層間絶縁膜28上の酸化膜
29上には前記導電プラグ25に連なる金属配線（ビット
線）26が形成されている。
20はゲート酸化膜である。ゲート電極は、ワード線ある
いはフィールド酸化膜17上のパッシングワード線の一部
であり、多結晶シリコン21とタングステンシリサイド22
とからなる。上記ゲート電極の表面は保護絶縁膜23によ
り覆われ、さらに絶縁膜27および層間絶縁膜28が形成さ
れている。この層間絶縁膜28、絶縁膜27およびゲート酸
化膜20に開口されたコンタクトホールには、前記ＮＭＯ
ＳＦＥＴのドレイン領域24にコンタクトする不純物がド
ープされた多結晶シリコンからなる導電プラグ25が埋め
込み形成されている。さらに、層間絶縁膜28上の酸化膜
29上には前記導電プラグ25に連なる金属配線（ビット
線）26が形成されている。
【０００９】次に、前記トランスファゲート用のＮＭＯ
ＳＦＥＴの形成工程について、図１１（ａ）乃至（ｂ）
を参照して説明する。
ＳＦＥＴの形成工程について、図１１（ａ）乃至（ｂ）
を参照して説明する。
【００１０】まず、図１１（ａ）に示すように、基板11
の表面にゲート犠牲酸化膜（図示せず）を形成し、フォ
トリソグラフィによりパターニングを行ない、イオン注
入によりＰ型ウェル18を基板11表層部に選択的に形成す
る。そして、ＮＭＯＳＦＥＴの閾値電圧を制御するため
に、Ｐ型ウェル18表層部にＰ型チャネルインプラを行っ
てチャネルドープ層19を形成する。この際、後にＰ型ウ
ェル18表層部に選択的に形成されるソース・ドレイン領
域24を含めてインプラを行っている。そして、上記チャ
ネルインプラ時にダメージを受けた前記ゲート犠牲酸化
膜を剥離し、新たにゲート酸化膜20を形成する。
の表面にゲート犠牲酸化膜（図示せず）を形成し、フォ
トリソグラフィによりパターニングを行ない、イオン注
入によりＰ型ウェル18を基板11表層部に選択的に形成す
る。そして、ＮＭＯＳＦＥＴの閾値電圧を制御するため
に、Ｐ型ウェル18表層部にＰ型チャネルインプラを行っ
てチャネルドープ層19を形成する。この際、後にＰ型ウ
ェル18表層部に選択的に形成されるソース・ドレイン領
域24を含めてインプラを行っている。そして、上記チャ
ネルインプラ時にダメージを受けた前記ゲート犠牲酸化
膜を剥離し、新たにゲート酸化膜20を形成する。
【００１１】次に、図１１（ｂ）に示すように、燐をド
ープした多結晶シリコン21、タングステンシリサイド2
2、ゲート保護絶縁膜23を順に堆積させ、フォトリソグ
ラフィにより所望のパターンを形成した後、ＲＩＥ（Re
active Ion Etching；反応性イオンエッチング）を用い
て前記ゲート保護絶縁膜23、タングステンシリサイド2
2、多結晶シリコン21をエッチングし、ゲート電極とな
る部分を残す。次に、フォトリソグラフィを行ない、ゲ
ート電極の両側からＰ型ウェル18にＮ型イオンを注入し
てソース・ドレイン領域24を形成する。
ープした多結晶シリコン21、タングステンシリサイド2
2、ゲート保護絶縁膜23を順に堆積させ、フォトリソグ
ラフィにより所望のパターンを形成した後、ＲＩＥ（Re
active Ion Etching；反応性イオンエッチング）を用い
て前記ゲート保護絶縁膜23、タングステンシリサイド2
2、多結晶シリコン21をエッチングし、ゲート電極とな
る部分を残す。次に、フォトリソグラフィを行ない、ゲ
ート電極の両側からＰ型ウェル18にＮ型イオンを注入し
てソース・ドレイン領域24を形成する。
【００１２】しかし、上記したように形成されたＤＲＡ
Ｍセルのトランスファゲート用のＭＯＳＦＥＴは、ＤＲ
ＡＭの大容量化、高集積化に伴って微細化され、ゲート
長の縮小によりＭＯＳＦＥＴの実効チャネル長が縮小さ
れていくと、ゲート電圧に対するドレイン電流の増加の
傾きが緩くなり、サブスレッショルド電流を無視できな
くなる。これを防ぐため、ＭＯＳＦＥＴの閾値電圧が上
がるようにチャネルインプラのドーズ量を増やさなけれ
ばならず、チャネル領域とソース・ドレイン領域とのｐ
ｎ接合境界の電界が強くなり、トンネリングリーク電流
が増えてしまう（T.Hamamoto等の「On the Retention T
ime Distribution of Dynamic Random Access Memory
(DRAM) 」IEEE Transactions on Electron Devices. Vo
l.45. No.6. June 1998を参照）。
Ｍセルのトランスファゲート用のＭＯＳＦＥＴは、ＤＲ
ＡＭの大容量化、高集積化に伴って微細化され、ゲート
長の縮小によりＭＯＳＦＥＴの実効チャネル長が縮小さ
れていくと、ゲート電圧に対するドレイン電流の増加の
傾きが緩くなり、サブスレッショルド電流を無視できな
くなる。これを防ぐため、ＭＯＳＦＥＴの閾値電圧が上
がるようにチャネルインプラのドーズ量を増やさなけれ
ばならず、チャネル領域とソース・ドレイン領域とのｐ
ｎ接合境界の電界が強くなり、トンネリングリーク電流
が増えてしまう（T.Hamamoto等の「On the Retention T
ime Distribution of Dynamic Random Access Memory
(DRAM) 」IEEE Transactions on Electron Devices. Vo
l.45. No.6. June 1998を参照）。
【００１３】また、ＤＲＡＭセルのセルキャパシタの記
憶保持時間Ｔpause は、ストレージ・ノードからのリー
ク電流Ｉleakに反比例することが分かっており、前記ト
ンネリングリーク電流の増加につれてＤＲＡＭセルの記
憶保持特性が悪化してしまう。
憶保持時間Ｔpause は、ストレージ・ノードからのリー
ク電流Ｉleakに反比例することが分かっており、前記ト
ンネリングリーク電流の増加につれてＤＲＡＭセルの記
憶保持特性が悪化してしまう。
【００１４】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴ
は、サブスレッショルド電流を抑制するためにＭＯＳＦ
ＥＴの閾値電圧が上がるようにチャネルインプラのドー
ズ量を増やすと、ソース・ドレイン領域とチャネル領域
との境界の電界が強くなり、トンネリングリーク電流が
増えてしまい、ＤＲＡＭセルの記憶保持特性が悪化して
しまうという問題があった。
ＤＲＡＭセルのトランスファゲート用のＭＯＳＦＥＴ
は、サブスレッショルド電流を抑制するためにＭＯＳＦ
ＥＴの閾値電圧が上がるようにチャネルインプラのドー
ズ量を増やすと、ソース・ドレイン領域とチャネル領域
との境界の電界が強くなり、トンネリングリーク電流が
増えてしまい、ＤＲＡＭセルの記憶保持特性が悪化して
しまうという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、ＤＲＡＭセルのトランスファゲート用のＭＯ
ＳＦＥＴの閾値電圧を保ち、サブスレッショルド電流を
抑え、かつ、チャネル領域とソース・ドレイン領域との
接合界面の電界集中を防ぎ、トンネリングリーク電流を
抑え、ホットキャリア耐性の向上およびＤＲＡＭセルの
記憶保持特性の悪化防止を図り得る半導体集積回路を提
供することを目的とする。
たもので、ＤＲＡＭセルのトランスファゲート用のＭＯ
ＳＦＥＴの閾値電圧を保ち、サブスレッショルド電流を
抑え、かつ、チャネル領域とソース・ドレイン領域との
接合界面の電界集中を防ぎ、トンネリングリーク電流を
抑え、ホットキャリア耐性の向上およびＤＲＡＭセルの
記憶保持特性の悪化防止を図り得る半導体集積回路を提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の第１の半導体集
積回路は、半導体基板と、前記半導体基板の表層部に選
択的に形成された第１導電型の半導体層と、前記半導体
層の表層部に選択的に形成された第１導電型のチャネル
ドープ層と、前記半導体層上にゲート絶縁膜を介して前
記チャネルドープ層に相対する位置に形成されたＤＲＡ
Ｍセルのトランスファゲート用のＭＯＳＦＥＴのゲート
電極と、前記ゲート電極を挟んで前記半導体層の表層部
に選択的に形成された第２導電型のソース・ドレイン領
域と、前記ＭＯＳＦＥＴの近傍で形成され、前記ソース
・ドレイン領域の一方に連なる電荷蓄積ノードを有する
セルキャパシタとを具備し、前記チャネルドープ層の第
１導電型不純物濃度の分布は、前記ゲート電極の中心軸
付近では濃度が濃く、前記チャネルドープ層と前記ソー
ス・ドレイン領域との界面付近では濃度が薄いことを特
徴とする。
積回路は、半導体基板と、前記半導体基板の表層部に選
択的に形成された第１導電型の半導体層と、前記半導体
層の表層部に選択的に形成された第１導電型のチャネル
ドープ層と、前記半導体層上にゲート絶縁膜を介して前
記チャネルドープ層に相対する位置に形成されたＤＲＡ
Ｍセルのトランスファゲート用のＭＯＳＦＥＴのゲート
電極と、前記ゲート電極を挟んで前記半導体層の表層部
に選択的に形成された第２導電型のソース・ドレイン領
域と、前記ＭＯＳＦＥＴの近傍で形成され、前記ソース
・ドレイン領域の一方に連なる電荷蓄積ノードを有する
セルキャパシタとを具備し、前記チャネルドープ層の第
１導電型不純物濃度の分布は、前記ゲート電極の中心軸
付近では濃度が濃く、前記チャネルドープ層と前記ソー
ス・ドレイン領域との界面付近では濃度が薄いことを特
徴とする。
【００１７】本発明の第２の半導体集積回路は、半導体
基板と、前記半導体基板の表層部に選択的に形成された
第１導電型の半導体層と、前記半導体層の表層部に選択
的に形成された第１導電型のチャネルドープ層と、前記
半導体層上にゲート絶縁膜を介して前記チャネルドープ
層に相対する位置に形成されたＤＲＡＭセルのトランス
ファゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲー
ト電極を挟んで前記半導体層の表層部に選択的に形成さ
れた第２導電型のソース・ドレイン領域と、前記ＭＯＳ
ＦＥＴの近傍で形成され、前記ソース・ドレイン領域の
一方に連なる電荷蓄積領域を有するセルキャパシタとを
具備し、前記チャネルドープ層の第１導電型不純物濃度
の分布は、前記ソース・ドレイン領域のうちで前記電荷
蓄積領域に連なる領域と前記チャネルドープ層との界面
付近ではそれ以外の領域よりも濃度が薄いことを特徴と
する。
基板と、前記半導体基板の表層部に選択的に形成された
第１導電型の半導体層と、前記半導体層の表層部に選択
的に形成された第１導電型のチャネルドープ層と、前記
半導体層上にゲート絶縁膜を介して前記チャネルドープ
層に相対する位置に形成されたＤＲＡＭセルのトランス
ファゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲー
ト電極を挟んで前記半導体層の表層部に選択的に形成さ
れた第２導電型のソース・ドレイン領域と、前記ＭＯＳ
ＦＥＴの近傍で形成され、前記ソース・ドレイン領域の
一方に連なる電荷蓄積領域を有するセルキャパシタとを
具備し、前記チャネルドープ層の第１導電型不純物濃度
の分布は、前記ソース・ドレイン領域のうちで前記電荷
蓄積領域に連なる領域と前記チャネルドープ層との界面
付近ではそれ以外の領域よりも濃度が薄いことを特徴と
する。
【００１８】本発明の半導体集積回路の製造方法（１）
は、本発明の第１の半導体集積回路を製造する際、シリ
コン基板の表面にゲート犠牲酸化膜を形成し、その上に
シリコン窒化物を堆積し、ＤＲＡＭセルのトランスファ
ゲート用のＭＯＳＦＥＴのゲート電極形成予定領域にの
み前記シリコン窒化物を開孔する工程と、次に、全面に
シリコン酸化物を堆積した後、前記シリコン窒化物の開
孔側壁にのみシリコン酸化物を残すようにエッチバック
する工程と、次に、前記シリコン基板の表面に所定の不
純物をイオン注入してチャネルドープ層を形成する工程
と、次に、前記シリコン窒化物の開孔側壁のシリコン酸
化物および前記開孔の底面部のゲート犠牲酸化膜を除去
した後、前記シリコン基板の表面にゲート酸化膜を形成
する工程と、次に、前記シリコン窒化物の開孔部にゲー
ト電極材料を埋め込み、ゲート電極を自己整合で形成す
る工程と、次に、前記ゲート電極の両側のシリコン窒化
物を除去し、所定の不純物をイオン注入して前記ＭＯＳ
ＦＥＴのソース・ドレイン領域を形成する工程とを具備
することを特徴とする。
は、本発明の第１の半導体集積回路を製造する際、シリ
コン基板の表面にゲート犠牲酸化膜を形成し、その上に
シリコン窒化物を堆積し、ＤＲＡＭセルのトランスファ
ゲート用のＭＯＳＦＥＴのゲート電極形成予定領域にの
み前記シリコン窒化物を開孔する工程と、次に、全面に
シリコン酸化物を堆積した後、前記シリコン窒化物の開
孔側壁にのみシリコン酸化物を残すようにエッチバック
する工程と、次に、前記シリコン基板の表面に所定の不
純物をイオン注入してチャネルドープ層を形成する工程
と、次に、前記シリコン窒化物の開孔側壁のシリコン酸
化物および前記開孔の底面部のゲート犠牲酸化膜を除去
した後、前記シリコン基板の表面にゲート酸化膜を形成
する工程と、次に、前記シリコン窒化物の開孔部にゲー
ト電極材料を埋め込み、ゲート電極を自己整合で形成す
る工程と、次に、前記ゲート電極の両側のシリコン窒化
物を除去し、所定の不純物をイオン注入して前記ＭＯＳ
ＦＥＴのソース・ドレイン領域を形成する工程とを具備
することを特徴とする。
【００１９】本発明の半導体集積回路の製造方法（２）
は、本発明の第１の半導体集積回路を製造する際、シリ
コン基板の表面にゲート犠牲酸化膜を形成し、その上に
シリコン酸化物を堆積し、前記シリコン酸化物をエッチ
ングしてＤＲＡＭセルのトランスファゲート用のＭＯＳ
ＦＥＴのゲート電極より細く開孔する工程と、次に、前
記シリコン酸化物をマスクとして前記シリコン基板の表
面に所定の不純物をイオン注入してチャネルドープ層を
形成する工程と、次に、前記シリコン酸化物の開孔部を
前記ＭＯＳＦＥＴの所望のゲート長となるまでエッチバ
ックする工程と、次に、開孔部の底面部の前記ゲート犠
牲酸化膜を除去した後、前記シリコン基板の表面にゲー
ト酸化膜を形成する工程と、次に、前記シリコン窒化物
の開孔部にゲート電極材料を埋め込み、ゲート電極を自
己整合で形成する工程と、次に、前記ゲート電極の両側
のシリコン窒化物を除去し、所定の不純物をイオン注入
して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成す
る工程とを具備することを特徴とする。
は、本発明の第１の半導体集積回路を製造する際、シリ
コン基板の表面にゲート犠牲酸化膜を形成し、その上に
シリコン酸化物を堆積し、前記シリコン酸化物をエッチ
ングしてＤＲＡＭセルのトランスファゲート用のＭＯＳ
ＦＥＴのゲート電極より細く開孔する工程と、次に、前
記シリコン酸化物をマスクとして前記シリコン基板の表
面に所定の不純物をイオン注入してチャネルドープ層を
形成する工程と、次に、前記シリコン酸化物の開孔部を
前記ＭＯＳＦＥＴの所望のゲート長となるまでエッチバ
ックする工程と、次に、開孔部の底面部の前記ゲート犠
牲酸化膜を除去した後、前記シリコン基板の表面にゲー
ト酸化膜を形成する工程と、次に、前記シリコン窒化物
の開孔部にゲート電極材料を埋め込み、ゲート電極を自
己整合で形成する工程と、次に、前記ゲート電極の両側
のシリコン窒化物を除去し、所定の不純物をイオン注入
して前記ＭＯＳＦＥＴのソース・ドレイン領域を形成す
る工程とを具備することを特徴とする。
【００２０】本発明の半導体集積回路の製造方法（３）
は、本発明の第２の半導体集積回路を製造する際、シリ
コン基板の表面にゲート絶縁膜を介して複数のゲート電
極を形成する工程と、前記基板の表面のうちで隣り合う
ゲート電極間に対応する部分のみに選択的に第１導電型
の不純物をイオン注入する工程と、前記注入されたイオ
ンをゲート電極下まで拡散させてチャネルドープ層を形
成する熱工程と、前記ゲート電極の両側から前記基板の
表面に第２導電型の不純物をイオン注入してＤＲＡＭセ
ルのトランスファゲート用のＭＯＳＦＥＴのソース・ド
レイン領域を形成する工程とを具備することを特徴とす
る。
は、本発明の第２の半導体集積回路を製造する際、シリ
コン基板の表面にゲート絶縁膜を介して複数のゲート電
極を形成する工程と、前記基板の表面のうちで隣り合う
ゲート電極間に対応する部分のみに選択的に第１導電型
の不純物をイオン注入する工程と、前記注入されたイオ
ンをゲート電極下まで拡散させてチャネルドープ層を形
成する熱工程と、前記ゲート電極の両側から前記基板の
表面に第２導電型の不純物をイオン注入してＤＲＡＭセ
ルのトランスファゲート用のＭＯＳＦＥＴのソース・ド
レイン領域を形成する工程とを具備することを特徴とす
る。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２２】＜第１の実施の形態＞図１乃至図４は、本
発明の第１の実施の形態に係るＤＲＡＭセルのトランス
ファゲート用のＮＭＯＳＦＥＴの製造工程を示してい
る。なお、図中の基板プレート型トレンチ構造のセルキ
ャパシタの製造工程は従来と同様であるので、その説明
は省略する。ここで、基板プレート型トレンチ構造のセ
ルキャパシタは、図１０を参照して前述した従来例と同
様であるので、図１０中と同一部分には同一符号を付し
てその説明を省略する。
発明の第１の実施の形態に係るＤＲＡＭセルのトランス
ファゲート用のＮＭＯＳＦＥＴの製造工程を示してい
る。なお、図中の基板プレート型トレンチ構造のセルキ
ャパシタの製造工程は従来と同様であるので、その説明
は省略する。ここで、基板プレート型トレンチ構造のセ
ルキャパシタは、図１０を参照して前述した従来例と同
様であるので、図１０中と同一部分には同一符号を付し
てその説明を省略する。
【００２３】まず、図１に示すように、シリコン基板11
の表面にゲート犠牲酸化膜（図示せず）を形成し、フォ
トリソグラフィによりパターニングを行ない、イオン注
入によりＰ型ウェル18を基板11表面に選択的に形成す
る。この際、ダメージを受けた前記ゲート犠牲酸化膜を
除去し、新たにゲート酸化膜20を形成する。
の表面にゲート犠牲酸化膜（図示せず）を形成し、フォ
トリソグラフィによりパターニングを行ない、イオン注
入によりＰ型ウェル18を基板11表面に選択的に形成す
る。この際、ダメージを受けた前記ゲート犠牲酸化膜を
除去し、新たにゲート酸化膜20を形成する。
【００２４】次に、燐をドープした多結晶シリコン21、
タングステンシリサイド22、ゲート保護絶縁膜23を順に
形成し、フォトリソグラフィにより所望のパターンを形
成した後、ＲＩＥにより前記絶縁膜23、タングステンシ
リサイド22、多結晶シリコン21をエッチングすることに
より、複数のゲート電極を形成する（残す）。
タングステンシリサイド22、ゲート保護絶縁膜23を順に
形成し、フォトリソグラフィにより所望のパターンを形
成した後、ＲＩＥにより前記絶縁膜23、タングステンシ
リサイド22、多結晶シリコン21をエッチングすることに
より、複数のゲート電極を形成する（残す）。
【００２５】次に、図２に示すように、ゲート電極とキ
ャパシタ間の部分をマスクしたレジストパターン30を形
成し、トランスファゲート用のＮＭＯＳＦＥＴの閾値電
圧を制御するために、Ｐ型ウェル18表層部のうちで隣り
合うトランスファゲート用のＮＭＯＳＦＥＴのゲート電
極間に対応する部分のみに選択的にＰ型不純物38をイオ
ン注入（チャネルインプラ）する。
ャパシタ間の部分をマスクしたレジストパターン30を形
成し、トランスファゲート用のＮＭＯＳＦＥＴの閾値電
圧を制御するために、Ｐ型ウェル18表層部のうちで隣り
合うトランスファゲート用のＮＭＯＳＦＥＴのゲート電
極間に対応する部分のみに選択的にＰ型不純物38をイオ
ン注入（チャネルインプラ）する。
【００２６】次に、前記レジストパターン30を除去し、
図３に示すように、熱工程などによりＰ型不純物38をゲ
ート電極下まで拡散させてチャネルドープ層39を形成す
る。これにより、チャネル不純物濃度は、ゲート電極下
では濃く、セルキャパシタのストレージ・ノード16に近
い側では薄くすることができる。この後、フォトリソグ
ラフィを行ない、ゲート電極の両側からＰ型ウェル18に
Ｎ型不純物をイオン注入してＮＭＯＳＦＥＴのソース・
ドレイン領域24を形成する。
図３に示すように、熱工程などによりＰ型不純物38をゲ
ート電極下まで拡散させてチャネルドープ層39を形成す
る。これにより、チャネル不純物濃度は、ゲート電極下
では濃く、セルキャパシタのストレージ・ノード16に近
い側では薄くすることができる。この後、フォトリソグ
ラフィを行ない、ゲート電極の両側からＰ型ウェル18に
Ｎ型不純物をイオン注入してＮＭＯＳＦＥＴのソース・
ドレイン領域24を形成する。
【００２７】次に、図４に示すように、絶縁膜27を堆積
した後、燐およびボロンを含んだ層間絶縁膜（ＢＰＳＧ
膜）28を全面に堆積させ、フォトリソグラフィによりレ
ジストパターンを形成し、ＲＩＥにより層間絶縁膜28お
よび絶縁膜27およびゲート酸化膜20をエッチングし、Ｎ
ＭＯＳＦＥＴの活性化領域との接続を行なうためのコン
タクトホールを形成する。
した後、燐およびボロンを含んだ層間絶縁膜（ＢＰＳＧ
膜）28を全面に堆積させ、フォトリソグラフィによりレ
ジストパターンを形成し、ＲＩＥにより層間絶縁膜28お
よび絶縁膜27およびゲート酸化膜20をエッチングし、Ｎ
ＭＯＳＦＥＴの活性化領域との接続を行なうためのコン
タクトホールを形成する。
【００２８】次に、前記レジストパターンを除去した
後、砒素がドープされた多結晶シリコン25を堆積させた
後、コンタクトホール内のみ多結晶シリコン25が残るよ
うにＣＤＥ（化学ドライエッチング）によりエッチバッ
クする。次に、ＣＭＰ（化学的機械研磨）により前記層
間絶縁膜28および多結晶シリコン25を前記絶縁膜27の高
さ位置まで削る。
後、砒素がドープされた多結晶シリコン25を堆積させた
後、コンタクトホール内のみ多結晶シリコン25が残るよ
うにＣＤＥ（化学ドライエッチング）によりエッチバッ
クする。次に、ＣＭＰ（化学的機械研磨）により前記層
間絶縁膜28および多結晶シリコン25を前記絶縁膜27の高
さ位置まで削る。
【００２９】次に、再び燐およびボロンを含んだ層間絶
縁膜（ＢＰＳＧ膜）28を堆積した後、酸化膜29を堆積さ
せる。次に、フォトリソグラフィによりパターンニング
した後、ＲＩＥにより配線用の溝を形成した後、バリア
メタルとタングステンを堆積し、前記酸化膜29でタング
ステンの削りが停止するような条件によりＣＭＰを行な
うことによって、金属配線26を形成する。
縁膜（ＢＰＳＧ膜）28を堆積した後、酸化膜29を堆積さ
せる。次に、フォトリソグラフィによりパターンニング
した後、ＲＩＥにより配線用の溝を形成した後、バリア
メタルとタングステンを堆積し、前記酸化膜29でタング
ステンの削りが停止するような条件によりＣＭＰを行な
うことによって、金属配線26を形成する。
【００３０】上記工程において、チャネルドープ層19の
チャネルインプラの不純物濃度の分布は、図５に示すイ
メージのように、従来はゲートを作成する前にイオン注
入するため一定に分布しているが、本例ではセルキャパ
シタのストレージ・ノード16に近い側では濃度が薄い。
したがって、チャネルドープ層19とセルキャパシタのス
トレージ・ノード（蓄積電極）16に連なるＮＭＯＳＦＥ
Ｔのソース領域24とのｐｎ接合界面において電界集中を
防ぐことができ、トンネル電流によるリークを防ぐこと
ができる。しかも、ゲート電極下の中心付近から前記ス
トレージ・ノード16とは相対する拡散層（ドレイン領域
24）方向には濃度が濃いので、閾値電圧を上げることが
でき、サブスレッショルドリーク電流も防ぐことができ
る。
チャネルインプラの不純物濃度の分布は、図５に示すイ
メージのように、従来はゲートを作成する前にイオン注
入するため一定に分布しているが、本例ではセルキャパ
シタのストレージ・ノード16に近い側では濃度が薄い。
したがって、チャネルドープ層19とセルキャパシタのス
トレージ・ノード（蓄積電極）16に連なるＮＭＯＳＦＥ
Ｔのソース領域24とのｐｎ接合界面において電界集中を
防ぐことができ、トンネル電流によるリークを防ぐこと
ができる。しかも、ゲート電極下の中心付近から前記ス
トレージ・ノード16とは相対する拡散層（ドレイン領域
24）方向には濃度が濃いので、閾値電圧を上げることが
でき、サブスレッショルドリーク電流も防ぐことができ
る。
【００３１】＜第２の実施の形態＞図６（ａ）乃至図７
（ｂ）は、本発明の第２の実施の形態に係るＤＲＡＭセ
ルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程
における断面構造を概略的に示している。
（ｂ）は、本発明の第２の実施の形態に係るＤＲＡＭセ
ルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程
における断面構造を概略的に示している。
【００３２】まず、図６（ａ）に示すように、シリコン
基板の表面にゲート犠牲酸化膜60を形成し、その上にシ
リコン窒化物61を堆積し、フォトリソグラフィによりト
ランスファゲート用のＮＭＯＳＦＥＴのゲート電極形成
予定領域にのみ開孔するパターンニングを行ない、ＲＩ
Ｅによりシリコン窒化物61をエッチングする。
基板の表面にゲート犠牲酸化膜60を形成し、その上にシ
リコン窒化物61を堆積し、フォトリソグラフィによりト
ランスファゲート用のＮＭＯＳＦＥＴのゲート電極形成
予定領域にのみ開孔するパターンニングを行ない、ＲＩ
Ｅによりシリコン窒化物61をエッチングする。
【００３３】次に、図６（ｂ）に示すように、全面にシ
リコン酸化物を堆積した後、前記シリコン窒化物61の開
孔部側壁にのみシリコン酸化物62を残すようにエッチバ
ックし、ＮＭＯＳＦＥＴの閾値電圧を所望の値に制御す
るためにＰ型不純物をイオン注入（チャネルインプラ）
する。
リコン酸化物を堆積した後、前記シリコン窒化物61の開
孔部側壁にのみシリコン酸化物62を残すようにエッチバ
ックし、ＮＭＯＳＦＥＴの閾値電圧を所望の値に制御す
るためにＰ型不純物をイオン注入（チャネルインプラ）
する。
【００３４】次に、図６（ｃ）に示すように、シリコン
窒化物61の開孔部側壁のシリコン酸化物62およびゲート
犠牲酸化膜60をウエットエッチングにより除去した後、
基板表面にゲート酸化膜20を形成する。
窒化物61の開孔部側壁のシリコン酸化物62およびゲート
犠牲酸化膜60をウエットエッチングにより除去した後、
基板表面にゲート酸化膜20を形成する。
【００３５】次に、図７（ａ）に示すように、燐をドー
プした多結晶シリコン21を堆積し、任意の厚さになるま
でエッチングし、さらに、タングステンシリサイド22、
絶縁膜23を堆積し、任意の厚さになるまでエッチングす
ることにより、シリコン窒化物61の開孔部に埋め込んだ
状態のゲート電極を形成する。
プした多結晶シリコン21を堆積し、任意の厚さになるま
でエッチングし、さらに、タングステンシリサイド22、
絶縁膜23を堆積し、任意の厚さになるまでエッチングす
ることにより、シリコン窒化物61の開孔部に埋め込んだ
状態のゲート電極を形成する。
【００３６】次に、図７（ｂ）に示すように、前記シリ
コン窒化物61を除去し、ＮＭＯＳＦＥＴのソース・ドレ
イン領域24を形成するためにＮ型不純物をイオン注入し
た後、図７（ｃ）に示すように、ゲート電極の側壁に絶
縁膜27を堆積する。
コン窒化物61を除去し、ＮＭＯＳＦＥＴのソース・ドレ
イン領域24を形成するためにＮ型不純物をイオン注入し
た後、図７（ｃ）に示すように、ゲート電極の側壁に絶
縁膜27を堆積する。
【００３７】上記工程においては、シリコン窒化物61の
開孔部側壁にシリコン酸化物62を形成した状態でイオン
注入することにより、この後に形成予定のゲート電極と
の合わせずれがない状態でチャネルドープ層63が形成さ
れる。このチャネルドープ層63のチャネルインプラの不
純物濃度の分布は、ゲート電極の中心軸付近では濃度が
濃く、前記チャネルドープ層と前記ソース・ドレイン領
域との界面付近では濃度が薄いので、第１の実施の形態
とほぼ同様の効果が得られる。
開孔部側壁にシリコン酸化物62を形成した状態でイオン
注入することにより、この後に形成予定のゲート電極と
の合わせずれがない状態でチャネルドープ層63が形成さ
れる。このチャネルドープ層63のチャネルインプラの不
純物濃度の分布は、ゲート電極の中心軸付近では濃度が
濃く、前記チャネルドープ層と前記ソース・ドレイン領
域との界面付近では濃度が薄いので、第１の実施の形態
とほぼ同様の効果が得られる。
【００３８】即ち、上記工程において、チャネルドープ
層63のチャネルインプラの不純物濃度の分布は、図８に
示すイメージのように、従来は一定に分布しているが、
本例ではチャネルドープ層63のソース・ドレイン領域に
近い側では濃度が薄い。
層63のチャネルインプラの不純物濃度の分布は、図８に
示すイメージのように、従来は一定に分布しているが、
本例ではチャネルドープ層63のソース・ドレイン領域に
近い側では濃度が薄い。
【００３９】＜第３の実施の形態＞図９（ａ）乃至
（ｄ）は、本発明の第３の実施の形態に係るＤＲＡＭセ
ルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程
における断面構造を概略的に示している。
（ｄ）は、本発明の第３の実施の形態に係るＤＲＡＭセ
ルのトランスファゲート用のＮＭＯＳＦＥＴの製造工程
における断面構造を概略的に示している。
【００４０】まず、図９（ａ）に示すように、シリコン
基板の表面にゲート犠牲酸化膜80を形成し、その上にシ
リコン酸化物81を堆積し、フォトリソグラフィによりト
ランスファゲート用のＮＭＯＳＦＥＴのゲート電極より
細いパターンニングを行ない、ＲＩＥによりシリコン酸
化物81をエッチングして開孔する。
基板の表面にゲート犠牲酸化膜80を形成し、その上にシ
リコン酸化物81を堆積し、フォトリソグラフィによりト
ランスファゲート用のＮＭＯＳＦＥＴのゲート電極より
細いパターンニングを行ない、ＲＩＥによりシリコン酸
化物81をエッチングして開孔する。
【００４１】そして次に、ＮＭＯＳＦＥＴの閾値電圧を
所望の値に制御するために、前記シリコン酸化物81をマ
スクとしてＰ型不純物をイオン注入（チャネルインプ
ラ）する。
所望の値に制御するために、前記シリコン酸化物81をマ
スクとしてＰ型不純物をイオン注入（チャネルインプ
ラ）する。
【００４２】次に、図９（ｂ）に示すように、前記シリ
コン酸化物81の開孔部をＮＭＯＳＦＥＴの所望のゲート
長となるまでエッチバックする。
コン酸化物81の開孔部をＮＭＯＳＦＥＴの所望のゲート
長となるまでエッチバックする。
【００４３】次に、図９（ｃ）に示すように、ゲート犠
牲酸化膜80をウエットエッチングにより除去した後、基
板表面にゲート酸化膜20を形成する。そして、燐をドー
プした多結晶シリコン21を堆積し、任意の厚さになるま
でエッチングし、さらに、タングステンシリサイド22、
シリコン窒化物23を堆積し、任意の厚さになるまでエッ
チングすることにより、シリコン酸化物81の開孔部に埋
め込んだ状態のゲート電極を形成する。
牲酸化膜80をウエットエッチングにより除去した後、基
板表面にゲート酸化膜20を形成する。そして、燐をドー
プした多結晶シリコン21を堆積し、任意の厚さになるま
でエッチングし、さらに、タングステンシリサイド22、
シリコン窒化物23を堆積し、任意の厚さになるまでエッ
チングすることにより、シリコン酸化物81の開孔部に埋
め込んだ状態のゲート電極を形成する。
【００４４】次に、図９（ｄ）に示すように、前記シリ
コン酸化物81を除去し、ＮＭＯＳＦＥＴのソース・ドレ
イン領域24を形成するためにＮ型不純物をイオン注入し
た後、ゲート電極の側壁に絶縁膜27を堆積する。
コン酸化物81を除去し、ＮＭＯＳＦＥＴのソース・ドレ
イン領域24を形成するためにＮ型不純物をイオン注入し
た後、ゲート電極の側壁に絶縁膜27を堆積する。
【００４５】上記工程においては、シリコン酸化物81を
開孔した状態でイオン注入した後に開孔部をＮＭＯＳＦ
ＥＴの所望のゲート長となるまでエッチバックすること
により、この後に形成予定のゲート電極との合わせずれ
がない状態でチャネルドープ層82が形成される。このチ
ャネルドープ層82のチャネルインプラの不純物濃度の分
布は、前記第２の実施の形態で示したチャネルインプラ
の不純物濃度の分布と同様になる。即ち、ゲート電極の
中心軸付近では濃度が濃く、前記チャネルドープ層と前
記ソース・ドレイン領域との界面付近では濃度が薄いの
で、第２の実施の形態とほぼ同様の効果が得られる。
開孔した状態でイオン注入した後に開孔部をＮＭＯＳＦ
ＥＴの所望のゲート長となるまでエッチバックすること
により、この後に形成予定のゲート電極との合わせずれ
がない状態でチャネルドープ層82が形成される。このチ
ャネルドープ層82のチャネルインプラの不純物濃度の分
布は、前記第２の実施の形態で示したチャネルインプラ
の不純物濃度の分布と同様になる。即ち、ゲート電極の
中心軸付近では濃度が濃く、前記チャネルドープ層と前
記ソース・ドレイン領域との界面付近では濃度が薄いの
で、第２の実施の形態とほぼ同様の効果が得られる。
【００４６】
【発明の効果】上述したように本発明によれば、ＤＲＡ
Ｍセルのトランスファゲート用のＭＯＳＦＥＴのゲート
長を長くすることなく閾値電圧を保ち、サブスレッショ
ルド電流を抑え、かつ、チャネル領域とソース・ドレイ
ン領域との接合界面の電界集中を防ぎ、トンネリングリ
ーク電流を抑え、ホットキャリア耐性の向上およびＤＲ
ＡＭセルの記憶保持特性の悪化防止を図り得る半導体集
積回路およびその製造方法を提供することができる。
Ｍセルのトランスファゲート用のＭＯＳＦＥＴのゲート
長を長くすることなく閾値電圧を保ち、サブスレッショ
ルド電流を抑え、かつ、チャネル領域とソース・ドレイ
ン領域との接合界面の電界集中を防ぎ、トンネリングリ
ーク電流を抑え、ホットキャリア耐性の向上およびＤＲ
ＡＭセルの記憶保持特性の悪化防止を図り得る半導体集
積回路およびその製造方法を提供することができる。
【図１】本発明の第１の実施形態に係るＤＲＡＭセルの
トランスファゲート用のＮＭＯＳＦＥＴの製造工程の一
部を示す断面図。
トランスファゲート用のＮＭＯＳＦＥＴの製造工程の一
部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図３の工程により形成されたチャネルインプラ
層のドーズ不純物濃度分布を従来と比較して示すイメー
ジ図。
層のドーズ不純物濃度分布を従来と比較して示すイメー
ジ図。
【図６】本発明の第２の実施形態に係るＤＲＡＭセルの
トランスファゲート用のＮＭＯＳＦＥＴの製造工程一部
を概略的に示す断面図。
トランスファゲート用のＮＭＯＳＦＥＴの製造工程一部
を概略的に示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図６の工程により形成されたチャネルドープ層
のチャネルインプラの不純物濃度分布を従来と比較して
示すイメージ図。
のチャネルインプラの不純物濃度分布を従来と比較して
示すイメージ図。
【図９】本発明の第３の実施形態に係るＤＲＡＭセルの
トランスファゲート用のＮＭＯＳＦＥＴの製造工程の一
部を概略的に示す断面図。
トランスファゲート用のＮＭＯＳＦＥＴの製造工程の一
部を概略的に示す断面図。
【図１０】従来のＤＲＡＭセルの構造を示す断面図。
【図１１】図１０のＤＲＡＭセルの製造工程を概略的に
示す断面図。
示す断面図。
11…基板、 12…溝、 13…Ｎ型拡散領域、 14…導電層、 15…電極、 16…導電体、 17…フィールド酸化膜、 18…Ｐ型ウェル領域、 19…チャネルドープ層、 20…ゲート酸化膜、 21…多結晶シリコン、 22…タングステンシリサイド、 23…絶縁膜、 24…ソース・ドレイン領域、 25…多結晶シリコン、 26…金属配線、 38…Ｐ型不純物、 39…チャネルドープ層。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｈ (72)発明者 大拔 聡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F040 DA00 DA06 DA17 DB09 DC01 EA08 EC01 EC04 EC07 EC13 EE05 EH03 EJ08 EM00 FA03 FC28 5F048 AA07 AB01 AC10 BA01 BA12 BB06 BB08 BB12 BD04 BE03 BF03 BF16 5F083 AD01 AD17 GA06 GA19 JA32 JA35 JA53 MA03 MA05 MA06 MA20 NA08 PR03 PR05 PR10 PR33 PR36 PR39 PR40
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板の表層部に選択的に形成された第１導電
型の半導体層と、 前記半導体層の表層部に選択的に形成された第１導電型
のチャネルドープ層と、 前記半導体層上にゲート絶縁膜を介して前記チャネルド
ープ層に相対する位置に形成されたＤＲＡＭセルのトラ
ンスファゲート用のＭＯＳＦＥＴのゲート電極と、 前記ゲート電極を挟んで前記半導体層の表層部に選択的
に形成された第２導電型のソース・ドレイン領域と、 前記ソース・ドレイン領域の一方に連なる電荷蓄積ノー
ドを有するセルキャパシタとを具備し、 前記チャネルドープ層の第１導電型不純物濃度の分布
は、前記ゲート電極の中心軸付近では濃度が濃く、前記
チャネルドープ層と前記ソース・ドレイン領域との界面
付近では濃度が薄いことを特徴とする半導体集積回路。 - 【請求項２】 半導体基板と、 前記半導体基板の表層部に選択的に形成された第１導電
型の半導体層と、 前記半導体層の表層部に選択的に形成された第１導電型
のチャネルドープ層と、 前記半導体層上にゲート絶縁膜を介して前記チャネルド
ープ層に相対する位置に形成されたＤＲＡＭセルのトラ
ンスファゲート用のＭＯＳＦＥＴのゲート電極と、 前記ゲート電極を挟んで前記半導体層の表層部に選択的
に形成された第２導電型のソース・ドレイン領域と、 前記ソース・ドレイン領域の一方に連なる電荷蓄積領域
を有するセルキャパシタとを具備し、 前記チャネルドープ層の第１導電型不純物濃度の分布
は、前記ソース・ドレイン領域のうちで前記電荷蓄積領
域に連なる領域と前記チャネルドープ層との界面付近で
はそれ以外の領域よりも濃度が薄いことを特徴とする半
導体集積回路。 - 【請求項３】 前記セルキャパシタは、前記半導体基板
内に選択的に形成された基板プレート型トレンチ構造の
セルキャパシタであり、前記セルキャパシタのトレンチ
内のストレージ・ノードと前記ソース・ドレイン領域の
一方とは連なっていることを特徴とする請求項１または
２記載の半導体集積回路。 - 【請求項４】 シリコン基板の表面にゲート犠牲酸化膜
を形成し、その上にシリコン窒化物を堆積し、ＤＲＡＭ
セルのトランスファゲート用のＭＯＳＦＥＴのゲート電
極形成予定領域にのみ前記シリコン窒化物を開孔する工
程と、 次に、全面にシリコン酸化物を堆積した後、前記シリコ
ン窒化物の開孔側壁にのみシリコン酸化物を残すように
エッチバックする工程と、 次に、前記シリコン基板の表面に所定の不純物をイオン
注入してチャネルドープ層を形成する工程と、 次に、前記シリコン窒化物の開孔側壁のシリコン酸化物
および前記開孔の底面部のゲート犠牲酸化膜を除去した
後、前記シリコン基板の表面にゲート酸化膜を形成する
工程と、 次に、前記シリコン窒化物の開孔部にゲート電極材料を
埋め込み、ゲート電極を自己整合で形成する工程と、 次に、前記シリコン窒化物を除去し、所定の不純物をイ
オン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域
を形成する工程とを具備することを特徴とする半導体集
積回路の製造方法。 - 【請求項５】 シリコン基板の表面にゲート犠牲酸化膜
を形成し、その上にシリコン酸化物を堆積し、前記シリ
コン酸化物をエッチングしてＤＲＡＭセルのトランスフ
ァゲート用のＭＯＳＦＥＴのゲート電極より細く開孔す
る工程と、 次に、前記シリコン酸化物をマスクとして前記シリコン
基板の表面に所定の不純物をイオン注入してチャネルド
ープ層を形成する工程と、 次に、前記シリコン酸化物の開孔部を前記ＭＯＳＦＥＴ
の所望のゲート長となるまでエッチバックする工程と、 次に、開孔部の底面部の前記ゲート犠牲酸化膜を除去し
た後、前記シリコン基板の表面にゲート酸化膜を形成す
る工程と、 次に、前記シリコン窒化物の開孔部にゲート電極材料を
埋め込み、ゲート電極を自己整合で形成する工程と、 次に、前記シリコン窒化物を除去し、所定の不純物をイ
オン注入して前記ＭＯＳＦＥＴのソース・ドレイン領域
を形成する工程とを具備することを特徴とする半導体集
積回路の製造方法。 - 【請求項６】 シリコン基板の表面にゲート絶縁膜を介
して複数のゲート電極を形成する工程と、 前記基板の表面のうちで隣り合うゲート電極間に対応す
る部分のみに選択的に第１導電型の不純物をイオン注入
する工程と、 前記注入されたイオンをゲート電極下まで拡散させてチ
ャネルドープ層を形成する熱工程と、 前記ゲート電極の両側から前記基板の表面に第２導電型
の不純物をイオン注入してＭＯＳＦＥＴのソース・ドレ
イン領域を形成する工程とを具備することを特徴とする
半導体集積回路の製造方法。
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|---|---|---|---|
| JP2000074654A JP4047513B2 (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路及びその製造方法 |
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| JP2000074654A JP4047513B2 (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路及びその製造方法 |
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| JP2001267533A true JP2001267533A (ja) | 2001-09-28 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397649C (zh) * | 2004-07-31 | 2008-06-25 | 台湾积体电路制造股份有限公司 | 单一晶体管动态随机存取记忆体记忆胞的制造方法 |
| KR100941645B1 (ko) | 2007-03-16 | 2010-02-11 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치와 그 제조 방법 |
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2000
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