JP2001267533A5 - - Google Patents
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Description
本発明の半導体集積回路の製造方法(2)は、本発明の第1の半導体集積回路を製造する際、シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、前記シリコン窒化物をエッチングしてDRAMセルのトランスファゲート用のMOSFETのゲート電極より細く開孔する工程と、次に、前記シリコン窒化物をマスクとして前記シリコン基板の表面に所定の不純物をイオン注入してチャネルドープ層を形成する工程と、次に、前記シリコン窒化物の開孔部を前記MOSFETの所望のゲート長となるまでエッチバックする工程と、次に、開孔部の底面部の前記ゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、次に、前記ゲート電極の両側のシリコン窒化物を除去し、所定の不純物をイオン注入して前記MOSFETのソース・ドレイン領域を形成する工程とを具備することを特徴とする。
Claims (1)
- シリコン基板の表面にゲート犠牲酸化膜を形成し、その上にシリコン窒化物を堆積し、前記シリコン窒化物をエッチングしてDRAMセルのトランスファゲート用のMOSFETのゲート電極より細く開孔する工程と、
次に、前記シリコン窒化物をマスクとして前記シリコン基板の表面に所定の不純物をイオン注入してチャネルドープ層を形成する工程と、
次に、前記シリコン窒化物の開孔部を前記MOSFETの所望のゲート長となるまでエッチバックする工程と、
次に、開孔部の底面部の前記ゲート犠牲酸化膜を除去した後、前記シリコン基板の表面にゲート酸化膜を形成する工程と、
次に、前記シリコン窒化物の開孔部にゲート電極材料を埋め込み、ゲート電極を自己整合で形成する工程と、
次に、前記シリコン窒化物を除去し、所定の不純物をイオン注入して前記MOSFETのソース・ドレイン領域を形成する工程
とを具備することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
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JP2000074654A JP4047513B2 (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
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JP2000074654A JP4047513B2 (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路及びその製造方法 |
Publications (3)
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JP2001267533A JP2001267533A (ja) | 2001-09-28 |
JP2001267533A5 true JP2001267533A5 (ja) | 2005-04-28 |
JP4047513B2 JP4047513B2 (ja) | 2008-02-13 |
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JP (1) | JP4047513B2 (ja) |
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