JP3123995B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3123995B2 JP3123995B2 JP10374364A JP37436498A JP3123995B2 JP 3123995 B2 JP3123995 B2 JP 3123995B2 JP 10374364 A JP10374364 A JP 10374364A JP 37436498 A JP37436498 A JP 37436498A JP 3123995 B2 JP3123995 B2 JP 3123995B2
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、サイドウォールを形成し
たゲート電極構造を有する半導体装置およびその製造方
法に関する。
びその製造方法に関し、特に、サイドウォールを形成し
たゲート電極構造を有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ
−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート
電極は、それ自体を低抵抗化するため、例えば、ポリシ
リコン＋チタンシリサイド（ＴｉＳｉ）のような金属材
料が用いられている。
−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート
電極は、それ自体を低抵抗化するため、例えば、ポリシ
リコン＋チタンシリサイド（ＴｉＳｉ）のような金属材
料が用いられている。
【０００３】図６は、従来のトランジスタのゲート電極
構造を示す断面図である。図６に示すように、従来のト
ランジスタ１は、先ず、ゲート酸化膜２ａを介してゲー
ト電極２を形成し、必要ならば不純物を注入する。その
後、成長させた酸化膜をエッチバックして、酸化膜サイ
ドウォール３を形成する。次に、不純物を注入してソー
ス・ドレインを形成の後、拡散層４及びゲート電極２の
上部をＴｉＳｉ化し、ＴｉＳｉ層５を形成する。
構造を示す断面図である。図６に示すように、従来のト
ランジスタ１は、先ず、ゲート酸化膜２ａを介してゲー
ト電極２を形成し、必要ならば不純物を注入する。その
後、成長させた酸化膜をエッチバックして、酸化膜サイ
ドウォール３を形成する。次に、不純物を注入してソー
ス・ドレインを形成の後、拡散層４及びゲート電極２の
上部をＴｉＳｉ化し、ＴｉＳｉ層５を形成する。
【０００４】つまり、このトランジスタ１のゲート電極
２は、ゲート長が縮小するにつれて抵抗が高くなるた
め、電極上部をＴｉＳｉ化することにより電極全体の抵
抗を下げている。
２は、ゲート長が縮小するにつれて抵抗が高くなるた
め、電極上部をＴｉＳｉ化することにより電極全体の抵
抗を下げている。
【０００５】ここで、サイドウォール構造について説明
する。現在のトランジスタは、微細化が進んでいるため
ゲート長も縮小しているが、それに伴い、ゲート電極２
とサイドウォール下部３ａの間のゲート端部にかかる電
界が大きくなっている。電界が大きいと、自由電子等が
ゲート酸化膜２ａにトラップされゲート酸化膜２ａの信
頼性が落ちる等の不具合が生じるため、電界の緩和が必
要となる。
する。現在のトランジスタは、微細化が進んでいるため
ゲート長も縮小しているが、それに伴い、ゲート電極２
とサイドウォール下部３ａの間のゲート端部にかかる電
界が大きくなっている。電界が大きいと、自由電子等が
ゲート酸化膜２ａにトラップされゲート酸化膜２ａの信
頼性が落ちる等の不具合が生じるため、電界の緩和が必
要となる。
【０００６】その電界緩和の役目を果たすのがサイドウ
ォール３である。具体例としては、ゲートチャネル−拡
散層間のサイドウォール下部３ａに、拡散層４より不純
物濃度の薄い領域を形成することでゲート電極２下部の
電界を緩和する。このように、現在のような微細化の進
んだトランジスタ１ではサイドウォール３は不可欠であ
る。
ォール３である。具体例としては、ゲートチャネル−拡
散層間のサイドウォール下部３ａに、拡散層４より不純
物濃度の薄い領域を形成することでゲート電極２下部の
電界を緩和する。このように、現在のような微細化の進
んだトランジスタ１ではサイドウォール３は不可欠であ
る。
【０００７】
【発明が解決しようとする課題】そこで、サイドウォー
ル３を形成したゲート構造を有するトランジスタ１にお
いて、サイドウォール３の上部及び側面部をＴｉＳｉ化
することでＴｉＳｉ層５の面積を拡大し、電極の低抵抗
化を実現することが望まれる。
ル３を形成したゲート構造を有するトランジスタ１にお
いて、サイドウォール３の上部及び側面部をＴｉＳｉ化
することでＴｉＳｉ層５の面積を拡大し、電極の低抵抗
化を実現することが望まれる。
【０００８】この発明の目的は、サイドウォールを形成
したゲート構造を有するトランジスタにおいて、電極の
低抵抗化を実現することができる半導体装置およびその
製造方法を提供することである。
したゲート構造を有するトランジスタにおいて、電極の
低抵抗化を実現することができる半導体装置およびその
製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体装置は、サイドウォールを形
成したゲート電極構造を有する半導体装置において、前
記ゲート電極に接するサイドウォールの内側にある膜
が、窒化膜又は酸化膜により形成され、サイドウォール
がポリシリコンで形成されていて、ゲート電極表面及び
溝の上部及びサイドウォール表面全面に導電層が形成さ
れたことを特徴としている。
め、この発明に係る半導体装置は、サイドウォールを形
成したゲート電極構造を有する半導体装置において、前
記ゲート電極に接するサイドウォールの内側にある膜
が、窒化膜又は酸化膜により形成され、サイドウォール
がポリシリコンで形成されていて、ゲート電極表面及び
溝の上部及びサイドウォール表面全面に導電層が形成さ
れたことを特徴としている。
【００１０】上記構成を有することにより、サイドウォ
ールを形成したゲート電極構造を有する半導体装置にお
いて、ゲート電極に接するサイドウォールの内側にある
膜が、窒化膜又は酸化膜により形成され、サイドウォー
ルがポリシリコンで形成されていて、ゲート電極表面及
び溝の上部及びサイドウォール表面全面に導電層が形成
される。これにより、サイドウォールを形成したゲート
電極構造を有するトランジスタにおいて、電極の低抵抗
化を実現することができる。
ールを形成したゲート電極構造を有する半導体装置にお
いて、ゲート電極に接するサイドウォールの内側にある
膜が、窒化膜又は酸化膜により形成され、サイドウォー
ルがポリシリコンで形成されていて、ゲート電極表面及
び溝の上部及びサイドウォール表面全面に導電層が形成
される。これにより、サイドウォールを形成したゲート
電極構造を有するトランジスタにおいて、電極の低抵抗
化を実現することができる。
【００１１】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を実現することができる。
法により、上記半導体装置を実現することができる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】図１は、この発明の実施の形態に係る半導
体装置の構成を示す断面図である。図１に示すように、
半導体装置１０は、シリコン半導体基板１１上の熱酸化
膜（ゲート酸化膜）１２を介して形成されたゲート電極
１３と、ゲート電極１３の酸化膜サイドウォール１４
と、拡散層１５及びゲート電極１３の上部を覆うチタン
シリサイド（ＴｉＳｉ）層１６とを有している。
体装置の構成を示す断面図である。図１に示すように、
半導体装置１０は、シリコン半導体基板１１上の熱酸化
膜（ゲート酸化膜）１２を介して形成されたゲート電極
１３と、ゲート電極１３の酸化膜サイドウォール１４
と、拡散層１５及びゲート電極１３の上部を覆うチタン
シリサイド（ＴｉＳｉ）層１６とを有している。
【００１４】このチタンシリサイド層１６は、ゲート電
極１３の抵抗を低下させるための導電層であり、チタン
以外の金属による金属シリサイド層でもよく、ゲート電
極１３の表面側に形成される。
極１３の抵抗を低下させるための導電層であり、チタン
以外の金属による金属シリサイド層でもよく、ゲート電
極１３の表面側に形成される。
【００１５】この半導体装置１０の製造方法を以下に説
明する。図２〜図４は、半導体装置の製造方法を示す工
程図（その１〜その３）である。
明する。図２〜図４は、半導体装置の製造方法を示す工
程図（その１〜その３）である。
【００１６】先ず、熱酸化膜１２上にゲート電極１３を
形成する。熱酸化膜１２は、膜厚が５〜１０ｎｍであ
り、ゲート電極１３は、材質がポリシリコン等からな
り、膜厚が１５０〜３００ｎｍである。このゲート電極
１３をマスクにして、ボロン等の不純物を注入する。こ
れにより、拡散層１５（図１参照）より不純物濃度の薄
い領域（層）１７を形成する。
形成する。熱酸化膜１２は、膜厚が５〜１０ｎｍであ
り、ゲート電極１３は、材質がポリシリコン等からな
り、膜厚が１５０〜３００ｎｍである。このゲート電極
１３をマスクにして、ボロン等の不純物を注入する。こ
れにより、拡散層１５（図１参照）より不純物濃度の薄
い領域（層）１７を形成する。
【００１７】その後、膜厚が１０〜１００ｎｍの窒化膜
１８と、膜厚が５０〜１５０ｎｍの酸化膜１９を、ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法によって成長させる（図２参照）。この窒化膜
１８と酸化膜１９により、ゲート電極１３の酸化膜サイ
ドウォール１４が形成される。
１８と、膜厚が５０〜１５０ｎｍの酸化膜１９を、ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法によって成長させる（図２参照）。この窒化膜
１８と酸化膜１９により、ゲート電極１３の酸化膜サイ
ドウォール１４が形成される。
【００１８】次に、酸化膜１８と窒化膜１９のエッチバ
ックを行う（図３参照）。更に、ゲート電極１３＋サイ
ドウォール１４（窒化膜１８＋酸化膜１９）をマスクと
して、ボロン等の不純物を注入し、拡散層１５を形成す
る。その後、窒化膜１８のエッチングを行うことで、サ
イドウォール１４の一部、即ち、窒化膜１８上に、深さ
が３０〜１００ｎｍの溝２０を形成する（図４参照）。
ックを行う（図３参照）。更に、ゲート電極１３＋サイ
ドウォール１４（窒化膜１８＋酸化膜１９）をマスクと
して、ボロン等の不純物を注入し、拡散層１５を形成す
る。その後、窒化膜１８のエッチングを行うことで、サ
イドウォール１４の一部、即ち、窒化膜１８上に、深さ
が３０〜１００ｎｍの溝２０を形成する（図４参照）。
【００１９】次に、拡散層１５及びゲート電極１３の上
部を、膜厚が３０〜１００ｎｍでチタンシリサイド（Ｔ
ｉＳｉ）化する。ＴｉＳｉ層１６は、四方に広がる性質
を持つため、溝２０の深さとＴｉＳｉ層１６の膜厚を合
わせ込むことで溝２０の部分にＴｉＳｉ層拡張部２１が
形成され、溝２０の部分にも均等な厚さのＴｉＳｉ層１
６が形成される（図１参照）。ゲート電極１３における
抵抗値は、上部のＴｉＳｉ層１６の抵抗値に律速してい
る。
部を、膜厚が３０〜１００ｎｍでチタンシリサイド（Ｔ
ｉＳｉ）化する。ＴｉＳｉ層１６は、四方に広がる性質
を持つため、溝２０の深さとＴｉＳｉ層１６の膜厚を合
わせ込むことで溝２０の部分にＴｉＳｉ層拡張部２１が
形成され、溝２０の部分にも均等な厚さのＴｉＳｉ層１
６が形成される（図１参照）。ゲート電極１３における
抵抗値は、上部のＴｉＳｉ層１６の抵抗値に律速してい
る。
【００２０】即ち、ＴｉＳｉ層１６は、サイドウォール
１４とゲート電極１３の境界に位置する溝２０を含む、
ゲート電極１３の上部に形成されることになる。
１４とゲート電極１３の境界に位置する溝２０を含む、
ゲート電極１３の上部に形成されることになる。
【００２１】上述のように、ＴｉＳｉ層拡張部２１によ
り、溝２０の部分にも均等な厚さのＴｉＳｉ層１６が形
成され、導電層であるＴｉＳｉ層１６の面積が拡大する
ことから、サイドウォール構造を持ったトランジスタに
おいて、ゲート電極１３の低抵抗化を実現することがで
きる。
り、溝２０の部分にも均等な厚さのＴｉＳｉ層１６が形
成され、導電層であるＴｉＳｉ層１６の面積が拡大する
ことから、サイドウォール構造を持ったトランジスタに
おいて、ゲート電極１３の低抵抗化を実現することがで
きる。
【００２２】このように、この発明によれば、サイドウ
ォール１４を形成したゲート電極構造を有し、ゲート電
極１３と拡散層１５をシリサイド化するシリサイド構造
のトランジスタにおいて、サイドウォール１４とゲート
電極１３の境界に位置する溝２０を作ることで、ゲート
電極１３の上部だけでなく溝２０にもＴｉＳｉ層１６が
形成される(オーバーグロース)ため、ゲート電極１３の
抵抗を低減することができる。
ォール１４を形成したゲート電極構造を有し、ゲート電
極１３と拡散層１５をシリサイド化するシリサイド構造
のトランジスタにおいて、サイドウォール１４とゲート
電極１３の境界に位置する溝２０を作ることで、ゲート
電極１３の上部だけでなく溝２０にもＴｉＳｉ層１６が
形成される(オーバーグロース)ため、ゲート電極１３の
抵抗を低減することができる。
【００２３】そして、ゲート電極１３を低抵抗化するこ
とにより、トランジスタの動作スピードが早くなる。ま
た、サイドウォール１４の一部をＴｉＳｉ化するという
ことは、上述したようにトランジスタの微細化にも寄与
する。
とにより、トランジスタの動作スピードが早くなる。ま
た、サイドウォール１４の一部をＴｉＳｉ化するという
ことは、上述したようにトランジスタの微細化にも寄与
する。
【００２４】なお、上記実施の形態において、酸化膜サ
イドウォールをポリシリサイドウォールに置き換えても
よい。図５は、この発明の他の実施の形態に係る半導体
装置の構成を示す断面図である。
イドウォールをポリシリサイドウォールに置き換えても
よい。図５は、この発明の他の実施の形態に係る半導体
装置の構成を示す断面図である。
【００２５】図５に示すように、酸化膜サイドウォール
１４（図１参照）をポリシリコンにより形成したポリシ
リサイドウォール２２に置き換え、拡散層１５との接続
部分を除き、溝２１を含むゲート電極の１３上部からポ
リシリサイドウォール２２にかかってＴｉＳｉ層１６を
形成する。
１４（図１参照）をポリシリコンにより形成したポリシ
リサイドウォール２２に置き換え、拡散層１５との接続
部分を除き、溝２１を含むゲート電極の１３上部からポ
リシリサイドウォール２２にかかってＴｉＳｉ層１６を
形成する。
【００２６】これにより、ポリシリサイドウォール２２
の表層部も３０〜１００ｎｍの膜厚でＴｉＳｉ化され、
ゲート電極１３の上部のＴｉＳｉ層１６の面積を更に広
くして、より抵抗を少なくすることが可能になる。
の表層部も３０〜１００ｎｍの膜厚でＴｉＳｉ化され、
ゲート電極１３の上部のＴｉＳｉ層１６の面積を更に広
くして、より抵抗を少なくすることが可能になる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、サイドウォールを形成したゲート電極構造を有する
半導体装置において、ゲート電極に接するサイドウォー
ルの内側にある膜が、窒化膜又は酸化膜により形成さ
れ、サイドウォールがポリシリコンで形成されていて、
ゲート電極表面及び溝の上部及びサイドウォール表面全
面に導電層が形成されるので、サイドウォールを形成し
たゲート電極構造を有するトランジスタにおいて、電極
の低抵抗化を実現することができる。
ば、サイドウォールを形成したゲート電極構造を有する
半導体装置において、ゲート電極に接するサイドウォー
ルの内側にある膜が、窒化膜又は酸化膜により形成さ
れ、サイドウォールがポリシリコンで形成されていて、
ゲート電極表面及び溝の上部及びサイドウォール表面全
面に導電層が形成されるので、サイドウォールを形成し
たゲート電極構造を有するトランジスタにおいて、電極
の低抵抗化を実現することができる。
【００２８】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を実現することができる。
法により、上記半導体装置を実現することができる。
【図１】この発明の実施の形態に係る半導体装置の構成
を示す断面図である。
を示す断面図である。
【図２】半導体装置の製造方法を示す工程図（その１）
である。
である。
【図３】半導体装置の製造方法を示す工程図（その２）
である。
である。
【図４】半導体装置の製造方法を示す工程図（その３）
である。
である。
【図５】この発明の他の実施の形態に係る半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図６】従来のトランジスタのゲート電極構造を示す断
面図である。
面図である。
１０ 半導体装置 １１ シリコン半導体基板 １２ 熱酸化膜 １３ ゲート電極 １４ 酸化膜サイドウォール １５ 拡散層 １６ チタンシリサイド層 １７ 不純物濃度の薄い領域 １８ 窒化膜 １９ 酸化膜 ２０ 溝 ２１ ＴｉＳｉ層拡張部 ２２ ポリシリサイドウォール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 301
Claims (6)
- 【請求項１】サイドウォールを形成したゲート電極構造
を有する半導体装置において、 前記ゲート電極に接するサイドウォールの内側にある膜
が、窒化膜又は酸化膜により形成され、サイドウォール
がポリシリコンで形成されていて、ゲート電極表面及び
溝の上部及びサイドウォール表面全面に導電層が形成さ
れたことを特徴とする半導体装置。 - 【請求項２】前記導電層は、金属シリサイド層であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記金属シリサイド層は、チタンシリサイ
ド層であることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】サイドウォールを形成したゲート電極構造
を有する半導体装置の製造方法において、 ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして不純物を注入し、拡散層
を形成する工程と、ポリシリコンのサイドウォールを含む二層の膜 を形成す
る工程と、 前記二層の膜を前記拡散層及び前記ゲート電極の表面に
到達するまでエッチバックする工程と、 前記ゲート電極と前記二層のサイドウォールを含む膜を
マスクとして不純物を注入し、拡散層を形成する工程
と、 前記拡散層の形成後、前記ゲート電極に接するサイドウ
ォールの内側にある膜の表層をエッチングし溝を形成す
る工程と、 前記拡散層及び前記ゲート電極の上部および前記サイド
ウォール表面を導電層化し、前記溝に導電層拡張部を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】前記導電層を、金属シリサイド層により形
成することを特徴とする請求項４に記載の半導体装置の
製造方法。 - 【請求項６】前記金属シリサイド層を、チタンシリサイ
ド層により形成することを特徴とする請求項５に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374364A JP3123995B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374364A JP3123995B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196080A JP2000196080A (ja) | 2000-07-14 |
| JP3123995B2 true JP3123995B2 (ja) | 2001-01-15 |
Family
ID=18503727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10374364A Expired - Fee Related JP3123995B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3123995B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4971593B2 (ja) * | 2005-01-11 | 2012-07-11 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP5247829B2 (ja) * | 2011-01-11 | 2013-07-24 | キヤノン株式会社 | 固体撮像装置及びその製造方法、並びに、カメラ |
-
1998
- 1998-12-28 JP JP10374364A patent/JP3123995B2/ja not_active Expired - Fee Related
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| JP2000196080A (ja) | 2000-07-14 |
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