JP2004172327A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】上部に幅の広い領域を有するＴ型ゲート電極を，簡単に，ウェハ面内で均一に歩留まり良く形成できる半導体装置の製造方法を提供する。
【解決手段】矩形状のゲートポリシリコン１０１を形成する工程と，ポリシリコンを覆う窒化膜，酸化膜を順次形成する工程と，酸化膜をエッチバックして窒化膜を露出する工程と，露出した窒化膜をエッチングして，ゲートポリシリコン１０１を露出する工程と，空間を埋め込むノンドープポリシリコンを形成する工程と，ノンドープポリシリコンをエッチバックして，ゲートポリシリコン１０１上部に幅広部分を形成する工程と，酸化膜と窒化膜をエッチングする工程と，幅広ノンドープポリシリコンをシリサイド化してチタンシリサイド（またはコバルトシリサイド）１１０を形成する工程により，Ｔ型ゲート電極を簡単に歩留まり良く形成する。
【選択図】 図１
【解決手段】矩形状のゲートポリシリコン１０１を形成する工程と，ポリシリコンを覆う窒化膜，酸化膜を順次形成する工程と，酸化膜をエッチバックして窒化膜を露出する工程と，露出した窒化膜をエッチングして，ゲートポリシリコン１０１を露出する工程と，空間を埋め込むノンドープポリシリコンを形成する工程と，ノンドープポリシリコンをエッチバックして，ゲートポリシリコン１０１上部に幅広部分を形成する工程と，酸化膜と窒化膜をエッチングする工程と，幅広ノンドープポリシリコンをシリサイド化してチタンシリサイド（またはコバルトシリサイド）１１０を形成する工程により，Ｔ型ゲート電極を簡単に歩留まり良く形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は，Ｔ型ゲート電極を有する半導体装置の製造方法，特にトランジスタのゲート狭幅化に伴うゲートシリサイド細線化による高抵抗を防止する構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年，半導体デバイスの高性能化に伴いトランジスタゲートの細線化が進んでいる。従来のチタンシリサイド若しくはコバルトシリサイドのゲート形成，及び構造は，図８に示すように，ポリシリコンによるゲート３０１形成後，ゲート３０１側壁に窒化膜のサイドウオール３０２を形成する（図８（ａ））。その後全面にチタン，またはコバルト３０３をスパッタ法により形成し（図８（ｂ）），熱処理によりゲート上および拡散層上をシリサイド化した後，未反応のチタン，またはコバルトを除去し，シリサイド化したゲート３０４を形成していた（図８（ｃ））。
【０００３】
しかし，図８に示すような従来の構造及び製造方法では，ゲート長が短くなるにつれて，チタン，またはコバルトとの反応が起こるポリシリコン領域，つまりシリサイド化される領域も狭くなってしまう。シリサイド化の領域が狭くなると，完全にシリサイド化されないまま反応が終了してしまい，ゲート長が広い場合に比べ，比較的高抵抗のゲートが形成されてしまう。
【０００４】
また，工程上ゲート３０１側壁に窒化膜のサイドウオール３０２を形成後に，ゲート３０１とサイドウオール３０２とをマスクに，ソース，ドレイン拡散領域の不純物注入を行うが，この時ゲート３０１にも同時に不純物が注入されてしまう。この不純物が，シリサイド化する際に，シリサイドの反応を阻害して低抵抗化を妨げてしまう。特に，ヒ素（Ａｓ）は，ボロン（Ｂ）に比べて，チタンシリサイドの相転移を抑制し，その低抵抗化を妨げることが知られている。
【０００５】
また，ＣＭＯＳトランジスタの場合には，ＮＭＯＳとＰＭＯＳに注入される不純物が異なるため，それぞれのゲートシリサイドの出来にばらつきが生じる。また，ゲート抵抗にもばらつきが生じるので，均一な特性の素子を得ることができないという不具合があった。。
【０００６】
このようなゲート細線化時の不具合を解決する方法として，例えば，下記の特許文献１や特許文献２に含まれるように，細線化したゲート上部の幅を広く形成する，いわゆるＴ型ゲート電極形成方法がある。これにより，ゲート接合部は細線化したまま，上部の幅広の領域でシリサイド化が完全に進み，所望のゲート抵抗を得ることができる。
【０００７】
【特許文献１】
特開２０００−３６５９４号公報
【特許文献２】
特開平５−６３００２号公報
【０００８】
【発明が解決しようとする課題】
ところが，従来は，細線化したゲート上部にゲート接合部より幅の広い領域を形成する方法として，フォトリソグラフィ工程を用いており，細線化した下部ゲート電極上に幅広の上部ゲート電極領域を製作するのは高精度の目合わせが要求され，またウェハ面内均一に，歩留まり良く製造するのは難しく，コストの増加を招くものであった。
【０００９】
本発明は，従来の半導体装置の製造方法に関する上記問題点に鑑みてなされたものであり，本発明の目的は，上部に幅の広い領域を有するＴ型ゲート電極の形成方法において，形成工程が簡単であり，ウェハ面内で均一に歩留まり良く形成できて，製造コストを削減できる，新規かつ改良された半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体基板上にゲートとなる第１のポリシリコンを形成する工程と，第１のポリシリコンを覆う第１の絶縁膜を第１のポリシリコンより薄く形成する工程と，第１の絶縁膜上に第１のポリシリコン周辺部の段差が平坦化される程度に厚く第２の絶縁膜を形成する工程と，第２の絶縁膜をドライエッチング法によりエッチバックして第１の絶縁膜を露出する工程と，露出した部分の第１の絶縁膜をエッチングし，第１のポリシリコンを露出して空間を形成する工程と，空間を埋め込み，空間部の段差が平坦化される程度に厚く，第２のポリシリコンを形成する工程と，第２のポリシリコンを第２の絶縁膜が露出するまでエッチバックして，空間にのみ第２のポリシリコンを残すことにより，第１のポリシリコン上部にゲート接合部より幅の広い第２のポリシリコンを形成する工程と，第２の絶縁膜を除去する工程と，第１の絶縁膜をエッチングする工程と，第２のポリシリコン上に，チタン，またはコバルト等の高融点金属を形成する工程と，熱処理によりシリサイド化する工程と，未反応の高融点金属を除去する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
ここで，第１のポリシリコンを覆う第１の絶縁膜を，第１のポリシリコン周辺部の段差がなくならない程度に第１のポリシリコンより厚く形成することもできる。その後は上記と同様に，第２の絶縁膜を第１のポリシリコン周辺部の段差が平坦化される厚さに形成する。第１の絶縁膜を第１のポリシリコンより厚く形成しても第１のポリシリコン周辺部の段差を残しておくのは，エッチバックで第１のポリシリコン上部のみに第１の絶縁膜を露出させるためである。
【００１２】
また，第１の絶縁膜のエッチング条件は，第２の絶縁膜が殆どエッチングされない条件であることが好ましい。それにより，第２の絶縁膜をマスクに第１の絶縁膜をエッチングすることができる。
【００１３】
さらに，第２のポリシリコンは，ノンドープポリシリコンであることが好ましく，シリサイド化の際に不純物がシリサイドの反応を阻害するのを防ぐことができる。
【００１４】
こうして，シリサイド化工程を有するポリシリコンゲートの製造方法において，細線化したポリシリコンゲートの上部にゲート接合部より幅の広いポリシリコン領域を，フォトリソグラフィ工程は一切用いず，膜の形成工程とエッチング工程とのみでセルフアラインに形成できるので，工程が短縮され，歩留まり良く，つまりは低コストに製造することができる。また，ゲート上部の幅広部分で完全なシリサイド化ができるので，ゲート抵抗を低減することができる。
【００１５】
また，本発明の第２の観点によれば，Ｔ型ゲート電極を有する半導体装置の製造方法において，半導体基板上にＴ型ゲート電極の細線部分となる下部ゲート電極を形成する工程と，下部ゲート電極を覆う第１の絶縁膜，第２の絶縁膜を順次第１の観点と同様に所望の厚さに形成する工程と，下部ゲート電極の上面に位置する第１の絶縁膜が露出するまで第２の絶縁膜を選択的に除去する工程と，下部ゲート電極の上面が露出するまで下部ゲート電極の上面に位置する前記第１の絶縁膜を選択的に除去する工程と，第１の絶縁膜が除去された空間にＴ型ゲート電極の幅広部分となる上部ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。この時，Ｔ型ゲート電極はシリサイド化が必要であるものに限定されず，下部ゲート電極となる金属は，ゲートとなりうる金属であればよい。
【００１６】
ポリシリコンゲートのシリサイド化の際に限らず，ゲート細線化によるゲート断面積の縮小はゲート抵抗を増加させるため，一般的にゲート長の短いゲートについては，上部を幅広くしたＴ型ゲート電極の形成が用いられている。この場合にも，従来は，上部の幅広部分の形成をフォトリソグラフィ工程を用いて，上部の幅広部分の形成を下部細線部との目合わせにより行っていたが，本発明のゲート製造方法を用いることにより，Ｔ型ゲート電極が，膜の形成とエッチング工程のみでセルフアラインに形成できるので，工程が短縮され，コストを低下することができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１８】
（第１の実施の形態）
第１の実施の形態にて形成したゲート部の断面図を図１に示した。また，図１のゲート形成するための工程断面図を図２（ａ）〜（ｄ），図３（ｅ）〜（ｇ）図４（ｈ）〜（ｊ）に示す。
【００１９】
まず，例えばシリコンの半導体基板の素子形成領域に，所望の閾値電圧（Ｖｔ）を得るために，不純物注入（図示せず）を行う。その後，フォトリソグラフィやエッチング等の工程を経て，設計値のゲート長（０．１５μｍ程度）を有する下部ゲートとして第１のポリシリコン，例えばポリシリコンゲート１０１を形成する（図２（ａ））。ゲートの高さは，１５０ｎｍ程度が好ましい。
【００２０】
その後，リーク電流を低減し信頼性を向上するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を得るために，ポリシリコンゲート１０１をマスクにソース，ドレイン領域に不純物注入を行い，例えば低濃度の浅いｎ型層を形成する。
【００２１】
次に，基板全面に，第１の絶縁膜として，例えば窒化膜をゲートを覆うように，またゲート高さよりも薄く形成する。ただし，このゲート高さより薄い窒化膜を形成する場合，まずＣＶＤ法を用いて，ポリシリコンゲート１０１の高さよりも高く，窒化膜１０２を２００ｎｍ程度に形成し（図２（ｂ）），その後，全面をドライエッチング法を用いて，ゲート１０１上部を窒化膜が覆っている状態までエッチバックして，図２（ｃ）に示すようにポリシリコンゲート１０１高さより薄い窒化膜１０３を形成することが好ましい。これは，窒化膜を最初から薄く被着した場合には，ウェハ面内で膜厚ばらつきが大きくなり，所望の形状が得られないためである。
【００２２】
その後，窒化膜１０３上から不純物注入を行い，ＬＤＤ構造のソース，ドレイン領域コンタクト部に，例えば高濃度の深いｎ型層を形成する。更に，窒化膜１０３上に全面に，第２の絶縁膜として，例えば酸化膜１０４をＣＶＤ法を用いて厚く，例えば３００ｎｍ程度形成する。この時，酸化膜１０４の厚さによりゲート段差部周辺の酸化膜１０４の表面が平坦化されていることが好ましい（図２（ｄ））。次に，平坦化されたて酸化膜１０４の全面をドライエッチング法を用いて，エッチバックする。
【００２３】
図３（ｅ）に示すようにゲートポリシリコン１０１上部の窒化膜１０３が露出するまでエッチバックした後，酸化膜は殆どエッチングされず，窒化膜のみがエッチングされるようにドライエッチングのガス種を変えて，露出している窒化膜１０３のみをエッチングする。この時，ゲートポリシリコン１０１の上部が露出するまでエッチングを行い，酸化膜１０４とゲートポリシリコン１０１と窒化膜１０３とに囲まれた，図３（ｆ）に示す空間１０５が形成される。
【００２４】
その後，第２のポリシリコンとして，全面にノンドープポリシリコン１０７を空間１０５を埋め込むように形成する（図３（ｇ））。ここでノンドープポリシリコンを形成するのは，不純物が混入したポリシリコンを用いると，シリサイド化の際に不純物がシリサイドの反応を阻害して低抵抗化を妨げてしまうためである。この時，ノンドープポリシリコン１０７の厚さは２００ｎｍ程度に形成することにより，ノンドープポリシリコン１０７の表面は空間１０５上の窪みも平坦化されている。さらにエッチバックにより，酸化膜１０４が露出するように，ノンドープポリシリコン１０７をエッチングして，空間１０５部のみにノンドープポリシリコン１０８を残す（図４（ｈ））。この空間１０５部に残ったノンドープポリシリコン１０８が上部ゲート電極となる。
【００２５】
引き続き，酸化膜のみがエッチングされるようにガスを変更し，酸化膜１０４を除去し，さらに窒化膜のみがエッチングされるようにガス種を変更し，ノンドープポリシリコン１０８をマスクとして，窒化膜１０３をエッチングし，ゲート側壁には室化膜サイドウォール１０６が形成される（図４（ｉ））。ただしこの時，等方性のエッチングを用いて，室化膜サイドウォール１０６がエッチングされても構わない。
【００２６】
次に，スパッタ法により全面に，高融点金属の例えば，チタン（またはコバルト）１０９を２０ｎｍ程度生成する（図４（ｊ））。さらに例えば５２０℃と８５０℃との２段階の短時間アニール，ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）を行い，ノンドープポリシリコン１０８をシリサイド化させ，チタンシリサイド（またはコバルトシリサイド）１１０を形成する。この時，拡散層領域も同時にシリサイド化され，低抵抗化される。その後未反応のチタン，またはコバルトを除去して，図１のゲートを形成することができる。
【００２７】
以上説明したように，下部ゲート電極上に幅の広い上部ゲート電極を形成する方法として，従来はフォトリソグラフィとエッチングを用いていたが，本実施の形態では，各種膜の形成とエッチバックとのみにより，セルフアラインに実現しており，簡単に，歩留まり良く形成することができる。また，フォトリソグラフィ工程を用いないので，ゲートの細線化が一層進んでも対応が可能であり，さらに，大幅な工程削減が可能となる。
【００２８】
また，シリサイド化ゲートの場合，拡散層領域への不純物注入の際に同時に不純物注入された下部ゲートでのシリサイド化は行わず，ゲート上部に形成された幅の広いノンドープポリシリコンがシリサイド化される。これにより，従来，不純物注入によって阻害されていたポリシリコンのシリサイド化が，ノンドープポリシリコンでは阻害されることなく反応が起こるため，完全に低抵抗化が実現できる。
【００２９】
さらにＣＭＯＳの場合，従来ＮＭＯＳとＰＭＯＳで打ち込まれる不純物の違いから，シリサイド化の反応の違いにより形状にばらつきが生じていたが，本実施の形態では，ゲート上部の幅の広いノンドープポリシリコンには不純物注入されない上に，ＮＭＯＳ，ＰＭＯＳ両方ともノンドープポリシリコンをシリサイド化するため，形状，抵抗にばらつきが生じない。
【００３０】
（第２の実施の形態）
第２の実施の形態にて形成したゲート部の工程断面図を図５（ａ）〜（ｄ），図６（ｅ）〜（ｇ），図７（ｈ）〜（ｊ）に示す。
【００３１】
第１の実施の形態と同様に，まず，下部ゲート電極として設計値のゲート長を有する第１のポリシリコン，例えば矩形状のゲートポリシリコン２０１を約１５０ｎｍ程度の高さに形成する（図５（ａ））。その後，ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｏｒａｉｎ）構造を得るために，ゲートポリシリコン２０１をマスクにソース，ドレイン領域に不純物注入を行い，例えば低濃度の浅いｎ型層を形成する。
【００３２】
次に，基板全面に，第１の絶縁膜として，例えば窒化膜２０２をＣＶＤ法を用いてゲートポリシリコン２０１を覆うように形成する（図５（ｂ））。ただし，窒化膜２０２の厚さは，ゲートポリシリコン２０１の高さよりも厚く，かつゲートポリシリコン２０１周辺の段差が残る厚さに形成する。この時，窒化膜２０２の厚さは，２００ｎｍ程度であることが好ましい。
【００３３】
さらに，窒化膜２０２上に，第２の絶縁膜として，例えば酸化膜２０３をＣＶＤ法により，厚さ３００ｎｍ程度に面に形成する（図５（ｃ））。この時ゲートポリシリコン２０１上部の酸化膜２０３の段差は酸化膜２０３の厚みにより緩和され，室化膜２０２の段差より小さくなって平坦化されていることが好ましい。
【００３４】
その後，平坦化した酸化膜２０３をエッチバックし，ゲートポリシリコン２０１上の窒化膜２０２を露出させる（図５（ｄ））。引き続き，エッチングのガス種を変え，露出した部分の室化膜２０２のみをエッチングし，ゲートポリシリコン２０１を露出させる（図６（ｅ））。こうして，ゲートポリシリコン２０１上に空間２０５が形成される。
【００３５】
その後，第２のポリシリコンとして，全面にノンドープポリシリコン２０６を形成し，空間２０５を埋め込む（図６（ｆ））。この時ノンドープポリシリコン２０６は，空間２０５上の窪みも平坦化されるように２００ｎｍ程度の厚さに形成する。その後，酸化膜２０３が露出するまで，全面をエッチバックし，空間２０５内のみにノンドープポリシリコン２０７が残される（図６（ｇ））。これが上部ゲート電極となる。
【００３６】
引き続きエッチングガスを変え，酸化膜２０３，窒化膜２０２を除去する。この時，ゲートポリシリコン２０１上のノンドープポリシリコン２０７がマスクとなり，ゲート側壁には室化膜サイドウオール２０８が形成される（図７（ｈ））。ただしこの時，等方性のエッチングにより室化膜サイドウオール２０８がエッチングされてしまっても構わない。さらに，ＬＤＤ構造を得るために，ノンドープポリシリコン２０７をマスクに，ソース，ドレイン領域に不純物注入を行い，例えば高濃度の深いｎ型層を形成する。
【００３７】
その後，スパッタ法により全面にチタン（またはコバルト）２０９を生成し（図７（ｉ）），ＲＴＡによりゲート上ノンドープポリシリコン２０７をシリサイド化させ，チタンシリサイド（またはコバルトシリサイド）２１０を形成する。この時，拡散層領域も同時にシリサイド化される。その後未反応のチタン，またはコバルトを除去して図７（ｊ）のゲートを形成することができる。
【００３８】
こうして，第１の実施の形態と同様に，細線ゲート上部に幅の広いポリシリコンをフォトリソグラフィ工程を用いることなく形成することができるので，ゲート形成の工数を削減でき，歩留まりを向上させることができる。
【００３９】
また，第１の実施の形態では，全面に室化膜を生成後，ゲート上に室化膜が残るように室化膜をエッチバックしていたが，この方法では，エッチングレートの違いやパタン密度の違いにより，部分的にゲート上に窒化膜が残らない箇所が生じ，その後，酸化膜を形成し，この酸化膜をエッチバックすることによって得られる酸化膜で囲まれた空間が形成されず，ノンドープポリシリコンが埋め込まれないといった不具合が生じる可能性があった。これに対し，第２の実施の形態では全面に室化膜を生成した後，その上に酸化膜を生成することにより，ゲート上部の酸化膜の段差は緩和されることになり，その後のエッチバック工程で，確実にゲート上の窒化膜を露出させることができ，窒化膜をエッチバック後，酸化膜で囲まれた空間が形成され，ゲート上にノンドープポリシリコンを埋め込むことができる。
【００４０】
以上，添付図面を参照しながら本発明にかかる半導体装置の製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４１】
また，第１の実施形態や第２の実施形態を用い，シリサイド化を必要としない一般的なＴ型ゲート電極を形成することもできる。この場合，下部ゲート電極はゲートになりうる各種の金属に対応し，第１の実施形態や第２の実施形態のシリサイド化工程は不要である。
【００４２】
【発明の効果】
以上説明したように本発明によれば，ゲート上部に幅の広い領域を形成する半導体装置の製造方法において，フォトリソグラフィ工程を用いず，膜の形成工程とエッチング工程とのみでセルフアラインに形成できるので，工程が簡単で，歩留まり良く，低コストに製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるシリサイドゲートの概略断面図である。
【図２】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成した後の図，（ｂ）は窒化膜形成した後の図，（ｃ）は窒化膜をエッチングした後の図，（ｄ）はゲートを覆う窒化膜上に，酸化膜を形成した後の図である。
【図３】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｅ）は酸化膜をエッチバックし，窒化膜を露出した後の図，（ｆ）はゲート上の窒化膜を除去した後の図，（ｇ）は，ノンドープポリシリコンを形成した後の図である。
【図４】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｈ）は，ノンドープポリシリコンをエッチバックした後の図，（ｉ）は，酸化膜と窒化膜をエッチングした後の図，（ｊ）はチタン（コバルト）を形成した後の図である。
【図５】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成した後の図，（ｂ）は窒化膜形成した後の図，（ｃ）は酸化膜形成した後の図，（ｄ）は酸化膜をエッチバックした後の図である。
【図６】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｅ）は窒化膜を形成した後の図，（ｆ）はノンドープポリシリコンを形成した後の図，（ｇ）はノンドープポリシリコンをエッチバックした後の図である。
【図７】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｈ）は酸化膜と窒化膜とをエッチングした後の図，（ｉ）はチタン（コバルト）を形成した後の図，（ｊ）は未反応のチタン（コバルト）を除去した後の図である。
【図８】従来技術によるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成し，窒化膜のサイドウォールを形成した後の図，（ｂ）はチタン（コバルト）を形成した後の図，（ｃ）はゲートをシリサイド化し，未反応のチタン（コバルト）を除去した後の図である。
【符号の説明】
１０１ ゲートポリシリコン
１０２ 窒化膜
１０３ 窒化膜
１０４ 酸化膜
１０５ 空間
１０６ 窒化膜サイドウォール
１０７ ノンドープポリシリコン
１０８ ノンドープポリシリコン
１０９ チタン（またはコバルト）
１１０ チタンシリサイド（またはコバルトシリサイド）
【発明の属する技術分野】
本発明は，Ｔ型ゲート電極を有する半導体装置の製造方法，特にトランジスタのゲート狭幅化に伴うゲートシリサイド細線化による高抵抗を防止する構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年，半導体デバイスの高性能化に伴いトランジスタゲートの細線化が進んでいる。従来のチタンシリサイド若しくはコバルトシリサイドのゲート形成，及び構造は，図８に示すように，ポリシリコンによるゲート３０１形成後，ゲート３０１側壁に窒化膜のサイドウオール３０２を形成する（図８（ａ））。その後全面にチタン，またはコバルト３０３をスパッタ法により形成し（図８（ｂ）），熱処理によりゲート上および拡散層上をシリサイド化した後，未反応のチタン，またはコバルトを除去し，シリサイド化したゲート３０４を形成していた（図８（ｃ））。
【０００３】
しかし，図８に示すような従来の構造及び製造方法では，ゲート長が短くなるにつれて，チタン，またはコバルトとの反応が起こるポリシリコン領域，つまりシリサイド化される領域も狭くなってしまう。シリサイド化の領域が狭くなると，完全にシリサイド化されないまま反応が終了してしまい，ゲート長が広い場合に比べ，比較的高抵抗のゲートが形成されてしまう。
【０００４】
また，工程上ゲート３０１側壁に窒化膜のサイドウオール３０２を形成後に，ゲート３０１とサイドウオール３０２とをマスクに，ソース，ドレイン拡散領域の不純物注入を行うが，この時ゲート３０１にも同時に不純物が注入されてしまう。この不純物が，シリサイド化する際に，シリサイドの反応を阻害して低抵抗化を妨げてしまう。特に，ヒ素（Ａｓ）は，ボロン（Ｂ）に比べて，チタンシリサイドの相転移を抑制し，その低抵抗化を妨げることが知られている。
【０００５】
また，ＣＭＯＳトランジスタの場合には，ＮＭＯＳとＰＭＯＳに注入される不純物が異なるため，それぞれのゲートシリサイドの出来にばらつきが生じる。また，ゲート抵抗にもばらつきが生じるので，均一な特性の素子を得ることができないという不具合があった。。
【０００６】
このようなゲート細線化時の不具合を解決する方法として，例えば，下記の特許文献１や特許文献２に含まれるように，細線化したゲート上部の幅を広く形成する，いわゆるＴ型ゲート電極形成方法がある。これにより，ゲート接合部は細線化したまま，上部の幅広の領域でシリサイド化が完全に進み，所望のゲート抵抗を得ることができる。
【０００７】
【特許文献１】
特開２０００−３６５９４号公報
【特許文献２】
特開平５−６３００２号公報
【０００８】
【発明が解決しようとする課題】
ところが，従来は，細線化したゲート上部にゲート接合部より幅の広い領域を形成する方法として，フォトリソグラフィ工程を用いており，細線化した下部ゲート電極上に幅広の上部ゲート電極領域を製作するのは高精度の目合わせが要求され，またウェハ面内均一に，歩留まり良く製造するのは難しく，コストの増加を招くものであった。
【０００９】
本発明は，従来の半導体装置の製造方法に関する上記問題点に鑑みてなされたものであり，本発明の目的は，上部に幅の広い領域を有するＴ型ゲート電極の形成方法において，形成工程が簡単であり，ウェハ面内で均一に歩留まり良く形成できて，製造コストを削減できる，新規かつ改良された半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体基板上にゲートとなる第１のポリシリコンを形成する工程と，第１のポリシリコンを覆う第１の絶縁膜を第１のポリシリコンより薄く形成する工程と，第１の絶縁膜上に第１のポリシリコン周辺部の段差が平坦化される程度に厚く第２の絶縁膜を形成する工程と，第２の絶縁膜をドライエッチング法によりエッチバックして第１の絶縁膜を露出する工程と，露出した部分の第１の絶縁膜をエッチングし，第１のポリシリコンを露出して空間を形成する工程と，空間を埋め込み，空間部の段差が平坦化される程度に厚く，第２のポリシリコンを形成する工程と，第２のポリシリコンを第２の絶縁膜が露出するまでエッチバックして，空間にのみ第２のポリシリコンを残すことにより，第１のポリシリコン上部にゲート接合部より幅の広い第２のポリシリコンを形成する工程と，第２の絶縁膜を除去する工程と，第１の絶縁膜をエッチングする工程と，第２のポリシリコン上に，チタン，またはコバルト等の高融点金属を形成する工程と，熱処理によりシリサイド化する工程と，未反応の高融点金属を除去する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
ここで，第１のポリシリコンを覆う第１の絶縁膜を，第１のポリシリコン周辺部の段差がなくならない程度に第１のポリシリコンより厚く形成することもできる。その後は上記と同様に，第２の絶縁膜を第１のポリシリコン周辺部の段差が平坦化される厚さに形成する。第１の絶縁膜を第１のポリシリコンより厚く形成しても第１のポリシリコン周辺部の段差を残しておくのは，エッチバックで第１のポリシリコン上部のみに第１の絶縁膜を露出させるためである。
【００１２】
また，第１の絶縁膜のエッチング条件は，第２の絶縁膜が殆どエッチングされない条件であることが好ましい。それにより，第２の絶縁膜をマスクに第１の絶縁膜をエッチングすることができる。
【００１３】
さらに，第２のポリシリコンは，ノンドープポリシリコンであることが好ましく，シリサイド化の際に不純物がシリサイドの反応を阻害するのを防ぐことができる。
【００１４】
こうして，シリサイド化工程を有するポリシリコンゲートの製造方法において，細線化したポリシリコンゲートの上部にゲート接合部より幅の広いポリシリコン領域を，フォトリソグラフィ工程は一切用いず，膜の形成工程とエッチング工程とのみでセルフアラインに形成できるので，工程が短縮され，歩留まり良く，つまりは低コストに製造することができる。また，ゲート上部の幅広部分で完全なシリサイド化ができるので，ゲート抵抗を低減することができる。
【００１５】
また，本発明の第２の観点によれば，Ｔ型ゲート電極を有する半導体装置の製造方法において，半導体基板上にＴ型ゲート電極の細線部分となる下部ゲート電極を形成する工程と，下部ゲート電極を覆う第１の絶縁膜，第２の絶縁膜を順次第１の観点と同様に所望の厚さに形成する工程と，下部ゲート電極の上面に位置する第１の絶縁膜が露出するまで第２の絶縁膜を選択的に除去する工程と，下部ゲート電極の上面が露出するまで下部ゲート電極の上面に位置する前記第１の絶縁膜を選択的に除去する工程と，第１の絶縁膜が除去された空間にＴ型ゲート電極の幅広部分となる上部ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。この時，Ｔ型ゲート電極はシリサイド化が必要であるものに限定されず，下部ゲート電極となる金属は，ゲートとなりうる金属であればよい。
【００１６】
ポリシリコンゲートのシリサイド化の際に限らず，ゲート細線化によるゲート断面積の縮小はゲート抵抗を増加させるため，一般的にゲート長の短いゲートについては，上部を幅広くしたＴ型ゲート電極の形成が用いられている。この場合にも，従来は，上部の幅広部分の形成をフォトリソグラフィ工程を用いて，上部の幅広部分の形成を下部細線部との目合わせにより行っていたが，本発明のゲート製造方法を用いることにより，Ｔ型ゲート電極が，膜の形成とエッチング工程のみでセルフアラインに形成できるので，工程が短縮され，コストを低下することができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１８】
（第１の実施の形態）
第１の実施の形態にて形成したゲート部の断面図を図１に示した。また，図１のゲート形成するための工程断面図を図２（ａ）〜（ｄ），図３（ｅ）〜（ｇ）図４（ｈ）〜（ｊ）に示す。
【００１９】
まず，例えばシリコンの半導体基板の素子形成領域に，所望の閾値電圧（Ｖｔ）を得るために，不純物注入（図示せず）を行う。その後，フォトリソグラフィやエッチング等の工程を経て，設計値のゲート長（０．１５μｍ程度）を有する下部ゲートとして第１のポリシリコン，例えばポリシリコンゲート１０１を形成する（図２（ａ））。ゲートの高さは，１５０ｎｍ程度が好ましい。
【００２０】
その後，リーク電流を低減し信頼性を向上するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を得るために，ポリシリコンゲート１０１をマスクにソース，ドレイン領域に不純物注入を行い，例えば低濃度の浅いｎ型層を形成する。
【００２１】
次に，基板全面に，第１の絶縁膜として，例えば窒化膜をゲートを覆うように，またゲート高さよりも薄く形成する。ただし，このゲート高さより薄い窒化膜を形成する場合，まずＣＶＤ法を用いて，ポリシリコンゲート１０１の高さよりも高く，窒化膜１０２を２００ｎｍ程度に形成し（図２（ｂ）），その後，全面をドライエッチング法を用いて，ゲート１０１上部を窒化膜が覆っている状態までエッチバックして，図２（ｃ）に示すようにポリシリコンゲート１０１高さより薄い窒化膜１０３を形成することが好ましい。これは，窒化膜を最初から薄く被着した場合には，ウェハ面内で膜厚ばらつきが大きくなり，所望の形状が得られないためである。
【００２２】
その後，窒化膜１０３上から不純物注入を行い，ＬＤＤ構造のソース，ドレイン領域コンタクト部に，例えば高濃度の深いｎ型層を形成する。更に，窒化膜１０３上に全面に，第２の絶縁膜として，例えば酸化膜１０４をＣＶＤ法を用いて厚く，例えば３００ｎｍ程度形成する。この時，酸化膜１０４の厚さによりゲート段差部周辺の酸化膜１０４の表面が平坦化されていることが好ましい（図２（ｄ））。次に，平坦化されたて酸化膜１０４の全面をドライエッチング法を用いて，エッチバックする。
【００２３】
図３（ｅ）に示すようにゲートポリシリコン１０１上部の窒化膜１０３が露出するまでエッチバックした後，酸化膜は殆どエッチングされず，窒化膜のみがエッチングされるようにドライエッチングのガス種を変えて，露出している窒化膜１０３のみをエッチングする。この時，ゲートポリシリコン１０１の上部が露出するまでエッチングを行い，酸化膜１０４とゲートポリシリコン１０１と窒化膜１０３とに囲まれた，図３（ｆ）に示す空間１０５が形成される。
【００２４】
その後，第２のポリシリコンとして，全面にノンドープポリシリコン１０７を空間１０５を埋め込むように形成する（図３（ｇ））。ここでノンドープポリシリコンを形成するのは，不純物が混入したポリシリコンを用いると，シリサイド化の際に不純物がシリサイドの反応を阻害して低抵抗化を妨げてしまうためである。この時，ノンドープポリシリコン１０７の厚さは２００ｎｍ程度に形成することにより，ノンドープポリシリコン１０７の表面は空間１０５上の窪みも平坦化されている。さらにエッチバックにより，酸化膜１０４が露出するように，ノンドープポリシリコン１０７をエッチングして，空間１０５部のみにノンドープポリシリコン１０８を残す（図４（ｈ））。この空間１０５部に残ったノンドープポリシリコン１０８が上部ゲート電極となる。
【００２５】
引き続き，酸化膜のみがエッチングされるようにガスを変更し，酸化膜１０４を除去し，さらに窒化膜のみがエッチングされるようにガス種を変更し，ノンドープポリシリコン１０８をマスクとして，窒化膜１０３をエッチングし，ゲート側壁には室化膜サイドウォール１０６が形成される（図４（ｉ））。ただしこの時，等方性のエッチングを用いて，室化膜サイドウォール１０６がエッチングされても構わない。
【００２６】
次に，スパッタ法により全面に，高融点金属の例えば，チタン（またはコバルト）１０９を２０ｎｍ程度生成する（図４（ｊ））。さらに例えば５２０℃と８５０℃との２段階の短時間アニール，ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）を行い，ノンドープポリシリコン１０８をシリサイド化させ，チタンシリサイド（またはコバルトシリサイド）１１０を形成する。この時，拡散層領域も同時にシリサイド化され，低抵抗化される。その後未反応のチタン，またはコバルトを除去して，図１のゲートを形成することができる。
【００２７】
以上説明したように，下部ゲート電極上に幅の広い上部ゲート電極を形成する方法として，従来はフォトリソグラフィとエッチングを用いていたが，本実施の形態では，各種膜の形成とエッチバックとのみにより，セルフアラインに実現しており，簡単に，歩留まり良く形成することができる。また，フォトリソグラフィ工程を用いないので，ゲートの細線化が一層進んでも対応が可能であり，さらに，大幅な工程削減が可能となる。
【００２８】
また，シリサイド化ゲートの場合，拡散層領域への不純物注入の際に同時に不純物注入された下部ゲートでのシリサイド化は行わず，ゲート上部に形成された幅の広いノンドープポリシリコンがシリサイド化される。これにより，従来，不純物注入によって阻害されていたポリシリコンのシリサイド化が，ノンドープポリシリコンでは阻害されることなく反応が起こるため，完全に低抵抗化が実現できる。
【００２９】
さらにＣＭＯＳの場合，従来ＮＭＯＳとＰＭＯＳで打ち込まれる不純物の違いから，シリサイド化の反応の違いにより形状にばらつきが生じていたが，本実施の形態では，ゲート上部の幅の広いノンドープポリシリコンには不純物注入されない上に，ＮＭＯＳ，ＰＭＯＳ両方ともノンドープポリシリコンをシリサイド化するため，形状，抵抗にばらつきが生じない。
【００３０】
（第２の実施の形態）
第２の実施の形態にて形成したゲート部の工程断面図を図５（ａ）〜（ｄ），図６（ｅ）〜（ｇ），図７（ｈ）〜（ｊ）に示す。
【００３１】
第１の実施の形態と同様に，まず，下部ゲート電極として設計値のゲート長を有する第１のポリシリコン，例えば矩形状のゲートポリシリコン２０１を約１５０ｎｍ程度の高さに形成する（図５（ａ））。その後，ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｏｒａｉｎ）構造を得るために，ゲートポリシリコン２０１をマスクにソース，ドレイン領域に不純物注入を行い，例えば低濃度の浅いｎ型層を形成する。
【００３２】
次に，基板全面に，第１の絶縁膜として，例えば窒化膜２０２をＣＶＤ法を用いてゲートポリシリコン２０１を覆うように形成する（図５（ｂ））。ただし，窒化膜２０２の厚さは，ゲートポリシリコン２０１の高さよりも厚く，かつゲートポリシリコン２０１周辺の段差が残る厚さに形成する。この時，窒化膜２０２の厚さは，２００ｎｍ程度であることが好ましい。
【００３３】
さらに，窒化膜２０２上に，第２の絶縁膜として，例えば酸化膜２０３をＣＶＤ法により，厚さ３００ｎｍ程度に面に形成する（図５（ｃ））。この時ゲートポリシリコン２０１上部の酸化膜２０３の段差は酸化膜２０３の厚みにより緩和され，室化膜２０２の段差より小さくなって平坦化されていることが好ましい。
【００３４】
その後，平坦化した酸化膜２０３をエッチバックし，ゲートポリシリコン２０１上の窒化膜２０２を露出させる（図５（ｄ））。引き続き，エッチングのガス種を変え，露出した部分の室化膜２０２のみをエッチングし，ゲートポリシリコン２０１を露出させる（図６（ｅ））。こうして，ゲートポリシリコン２０１上に空間２０５が形成される。
【００３５】
その後，第２のポリシリコンとして，全面にノンドープポリシリコン２０６を形成し，空間２０５を埋め込む（図６（ｆ））。この時ノンドープポリシリコン２０６は，空間２０５上の窪みも平坦化されるように２００ｎｍ程度の厚さに形成する。その後，酸化膜２０３が露出するまで，全面をエッチバックし，空間２０５内のみにノンドープポリシリコン２０７が残される（図６（ｇ））。これが上部ゲート電極となる。
【００３６】
引き続きエッチングガスを変え，酸化膜２０３，窒化膜２０２を除去する。この時，ゲートポリシリコン２０１上のノンドープポリシリコン２０７がマスクとなり，ゲート側壁には室化膜サイドウオール２０８が形成される（図７（ｈ））。ただしこの時，等方性のエッチングにより室化膜サイドウオール２０８がエッチングされてしまっても構わない。さらに，ＬＤＤ構造を得るために，ノンドープポリシリコン２０７をマスクに，ソース，ドレイン領域に不純物注入を行い，例えば高濃度の深いｎ型層を形成する。
【００３７】
その後，スパッタ法により全面にチタン（またはコバルト）２０９を生成し（図７（ｉ）），ＲＴＡによりゲート上ノンドープポリシリコン２０７をシリサイド化させ，チタンシリサイド（またはコバルトシリサイド）２１０を形成する。この時，拡散層領域も同時にシリサイド化される。その後未反応のチタン，またはコバルトを除去して図７（ｊ）のゲートを形成することができる。
【００３８】
こうして，第１の実施の形態と同様に，細線ゲート上部に幅の広いポリシリコンをフォトリソグラフィ工程を用いることなく形成することができるので，ゲート形成の工数を削減でき，歩留まりを向上させることができる。
【００３９】
また，第１の実施の形態では，全面に室化膜を生成後，ゲート上に室化膜が残るように室化膜をエッチバックしていたが，この方法では，エッチングレートの違いやパタン密度の違いにより，部分的にゲート上に窒化膜が残らない箇所が生じ，その後，酸化膜を形成し，この酸化膜をエッチバックすることによって得られる酸化膜で囲まれた空間が形成されず，ノンドープポリシリコンが埋め込まれないといった不具合が生じる可能性があった。これに対し，第２の実施の形態では全面に室化膜を生成した後，その上に酸化膜を生成することにより，ゲート上部の酸化膜の段差は緩和されることになり，その後のエッチバック工程で，確実にゲート上の窒化膜を露出させることができ，窒化膜をエッチバック後，酸化膜で囲まれた空間が形成され，ゲート上にノンドープポリシリコンを埋め込むことができる。
【００４０】
以上，添付図面を参照しながら本発明にかかる半導体装置の製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４１】
また，第１の実施形態や第２の実施形態を用い，シリサイド化を必要としない一般的なＴ型ゲート電極を形成することもできる。この場合，下部ゲート電極はゲートになりうる各種の金属に対応し，第１の実施形態や第２の実施形態のシリサイド化工程は不要である。
【００４２】
【発明の効果】
以上説明したように本発明によれば，ゲート上部に幅の広い領域を形成する半導体装置の製造方法において，フォトリソグラフィ工程を用いず，膜の形成工程とエッチング工程とのみでセルフアラインに形成できるので，工程が簡単で，歩留まり良く，低コストに製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるシリサイドゲートの概略断面図である。
【図２】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成した後の図，（ｂ）は窒化膜形成した後の図，（ｃ）は窒化膜をエッチングした後の図，（ｄ）はゲートを覆う窒化膜上に，酸化膜を形成した後の図である。
【図３】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｅ）は酸化膜をエッチバックし，窒化膜を露出した後の図，（ｆ）はゲート上の窒化膜を除去した後の図，（ｇ）は，ノンドープポリシリコンを形成した後の図である。
【図４】第１の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｈ）は，ノンドープポリシリコンをエッチバックした後の図，（ｉ）は，酸化膜と窒化膜をエッチングした後の図，（ｊ）はチタン（コバルト）を形成した後の図である。
【図５】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成した後の図，（ｂ）は窒化膜形成した後の図，（ｃ）は酸化膜形成した後の図，（ｄ）は酸化膜をエッチバックした後の図である。
【図６】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｅ）は窒化膜を形成した後の図，（ｆ）はノンドープポリシリコンを形成した後の図，（ｇ）はノンドープポリシリコンをエッチバックした後の図である。
【図７】第２の実施の形態にかかるシリサイドゲートの概略工程断面図であり，（ｈ）は酸化膜と窒化膜とをエッチングした後の図，（ｉ）はチタン（コバルト）を形成した後の図，（ｊ）は未反応のチタン（コバルト）を除去した後の図である。
【図８】従来技術によるシリサイドゲートの概略工程断面図であり，（ａ）はゲート形成し，窒化膜のサイドウォールを形成した後の図，（ｂ）はチタン（コバルト）を形成した後の図，（ｃ）はゲートをシリサイド化し，未反応のチタン（コバルト）を除去した後の図である。
【符号の説明】
１０１ ゲートポリシリコン
１０２ 窒化膜
１０３ 窒化膜
１０４ 酸化膜
１０５ 空間
１０６ 窒化膜サイドウォール
１０７ ノンドープポリシリコン
１０８ ノンドープポリシリコン
１０９ チタン（またはコバルト）
１１０ チタンシリサイド（またはコバルトシリサイド）
Claims (20)
- ポリシリコンゲートをシリサイド化する工程を有する半導体装置の製造方法において；
半導体基板上にゲートとなる第１のポリシリコンを形成する工程と，
前記半導体基板上に前記第１のポリシリコンを覆う第１の絶縁膜を形成する工程と，
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と，
前記ゲート上面に位置する前記第１の絶縁膜が露出するまで，前記第２の絶縁膜を選択的にエッチングする工程と，
前記ゲート上面が露出するまで，前記ゲート上面に位置する前記第１の絶縁膜を選択的にエッチングする工程と，
前記第１の絶縁膜がエッチングされた空間を埋め込んで，前記第２の絶縁膜上に第２のポリシリコンを形成する工程と，
前記第２のポリシリコンをエッチングし，前記第２の絶縁膜を露出して，前記空間に前記第２のポリシリコンを残す工程と，
前記第２の絶縁膜をエッチングする工程と，
前記第１の絶縁膜をエッチングする工程と，
前記第２のポリシリコンを覆う高融点金属を形成する工程と，
前記第２のポリシリコンを熱処理によりシリサイド化する工程と，
未反応の前記高融点金属を除去する工程と，
を含むことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜は，前記第１のポリシリコン厚さよりも薄く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は，前記第１のポリシリコン厚さよりも厚く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は，前記第１のポリシリコン周辺部の段差が残る厚さに形成することを特徴とする請求項１または３に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は，前記第１のポリシリコン周辺部の段差が平坦化される厚さに形成することを特徴とする請求項１，２，３または４のいずれかに記載の半導体装置の製造方法。
- 前記第１の絶縁膜のエッチング条件は，前記第２の絶縁膜が殆どエッチングされない条件であることを特徴とする請求項１，２，３，４または５のいずれかに記載の半導体装置の製造方法。
- 前記第２のポリシリコンは，前記空間部の段差が平坦化される厚さに形成することを特徴とする請求項１，２，３，４，５または６のいずれかに記載の半導体装置の製造方法。
- 前記第２のポリシリコンは，ノンドープポリシリコンであることを特徴とする請求項１，２，３，４，５，６または７のいずれかに記載の半導体装置の製造方法。
- エッチングはドライエッチング法を用いることを特徴とする請求項１，２，３，４，５，６，７または８のいずれかに記載の半導体装置の製造方法。
- 前記高融点金属は，チタン，またはコバルトであることを特徴とする請求項１，２，３，４，５，６，７，８または９のいずれかに記載の半導体装置の製造方法。
- Ｔ型ゲート電極を有する半導体装置の製造方法において；
半導体基板上に前記Ｔ型ゲート電極の下部ゲート電極を形成する工程と，
前記下部ゲート電極上に第１の絶縁膜，第２の絶縁膜を順次形成する工程と，前記下部ゲート電極の上面に位置する前記第１の絶縁膜が露出するまで前記第２の絶縁膜を選択的に除去する工程と，
前記下部ゲート電極の上面が露出するまで前記下部ゲート電極の上面に位置する前記第１の絶縁膜を選択的に除去する工程と，
前記第１の絶縁膜が除去された空間に前記Ｔ型ゲート電極の上部ゲート電極を形成する工程と，
を有することを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜は，前記下部ゲート電極厚さよりも薄く形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は，前記下部ゲート電極厚さよりも厚く形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第１の絶縁膜は，前記下部ゲート電極周辺部の段差が残る厚さに形成することを特徴とする請求項１１または１３に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は，前記下部ゲート電極周辺部の段差が平坦化される厚さに形成することを特徴とする請求項１１，１２，１３または１４のいずれかに記載の半導体装置の製造方法。
- 前記第１の絶縁膜の除去条件は，前記第２の絶縁膜が殆ど除去されない条件であることを特徴とする請求項１１，１２，１３，１４または１５のいずれかに記載の半導体装置の製造方法。
- 前記空間は，前記下部ゲート電極よりも幅が広く形成されることを特徴とする請求項１１，１２，１３，１４，１５または１６のいずれかに記載の半導体装置の製造方法。
- 前記上部ゲート電極は，前記空間部の段差が平坦化される厚さに形成することを特徴とする請求項１１，１２，１３，１４，１５，１６または１７のいずれかに記載の半導体装置の製造方法。
- 前記第１の絶縁膜や前記第２の絶縁膜の除去は，ドライエッチング法を用いることを特徴とする請求項１１，１２，１３，１４，１５，１６，１７または１８のいずれかに記載の半導体装置の製造方法。
- 前記上部ゲート電極の形成は，ドライエッチング法を用いることを特徴とする請求項１１，１２，１３，１４，１５，１６，１７，１８または１９のいずれかに記載の半導体装置の製造方法。
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