KR100546846B1 - 반도체 소자의 게이트 전극형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 라이너 산화막의 공정을 도입하여 게이트 상부의 표면적을 넓힘으로써 실리사이드 형성 면적을 증가시켜 접촉저항의 증가를 방지할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 상부에 LDD 패턴을 형성하여 LDD 이온주입을 하는 단계; 상기 게이트 산화막의 상부에 질화막과 라이너 산화막을 형성하는 단계; 상기 라이너 산화막의 상부에 게이트가 형성될 영역을 개방하는 패턴을 형성하고 상기 질화막을 식각하여 다마신 패턴을 형성하는 단계; 상기 다마신 패턴에 폴리실리콘을 증착하고 평탄화하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트 스페이서의 상부에 잔존하는 라이너 산화막을 제거하는 단계; 상기 게이트 전극과 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하고 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 라이너 산화막의 공정을 도입하여 게이트 상부의 표면적을 넓힘으로써 실리사이드 형성 면적을 증가시켜 접촉저항의 증가를 방지할 수 있는 효과가 있다. 또한 본 발명은 다마신 방식으로 게이트를 형성함으로써 게이트의 폭을 효과적으로 조절할 수 있는 효과가 있 다.
다마신 게이트, 실리사이드
Description
도 1은 종래기술에 의한 반도체 소자의 단면도.
도 2a 내지 도 2m은 본 발명에 의한 반도체 소자의 게이트 전극 형성방법의 단면도.
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 라이너(liner) 산화막의 공정을 도입하여 게이트 상부의 표면적을 넓힘으로써 실리사이드(silicide) 형성 면적을 증가시켜 접촉저항의 증가를 방지할 수 있는 방법에 관한 것이다.
도 1에는 종래의 필드효과 트랜지스터(Field Effect Transistor, FET)의 단면도를 보여주고 있다. 소자분리막(101)이 형성된 실리콘 기판(100) 상부에 게이트 산화막(10)을 증착하고 상기 게이트 산화막 상부에 폴리실리콘(11)을 증착한다. 이 후 상기 구조물을 이방성 식각하여 게이트 전극을 형성한다. 이어서 상기 실리콘 기판 전면에 불순물 이온을 주입하여 소스 및 드레인(12)을 형성하고 이어지는 열처리 공정을 통해 상기 주입된 불순물을 활성화시킨다. 이때 종종 상기 게이트 전극의 측벽을 둘러싸는 스페이서(13)를 형성하는데 이것은 상기 스페이서가 임플란트(implant) 공정에서 마스크(mask)의 역할과 소정의 장벽(barrier) 역할을 하게 하기 위함이다.
한편 소스, 드레인 그리고 게이트와 같이 실리콘 또는 폴리실리콘으로 만들어진 트랜지스터(transistor) 구조는 금속배선과의 연결 계면에서 상대적으로 높은 면저항(sheet resistance) 값을 보인다. 상기 면저항은 높은 전력소모를 유발하고 집적회로 내부에 많은 열을 전달함으로써 소자의 동작에 나쁜 영향을 미치게 된다. 상기의 면저항을 낮추기 위해 근래에 사용되는 방법은 소스/드레인 그리고 폴리실리콘 게이트 전극 상부에 실리사이드막을 형성하는 것이다. 종래의 실리사이드 형성공정은 티타늄(Ti)과 같은 실리콘과 반응할 수 있는 금속재료를 게이트와 스페이서 그리고 소오스와 드레인 상부에 증착한다. 이후 한 번 내지 두 번의 열처리 공정을 통해 상기 증착된 금속막이 게이트의 폴리실리콘이나 소오스 또는 드레인의 실리콘과 반응하여 실리사이드막이 형성된다. 이후 습식습각을 통해 반응하지 않은 금속막이 제거된다.
하지만 상기 종래의 기술은 소자의 집적도가 향상됨에 따라 회로의 선폭도 좁아지게 되고 이에 따라 게이트의 상부에 형성되는 실리사이드의 면적도 감소함으로써, 접촉저항이 증가하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 라이너 산화막의 공정을 도입하여 게이트 상부의 표면적을 넓힘으로써 실리사이드 형성 면적을 증가시켜 접촉저항의 증가를 방지할 수 있는 게이트 전극 형성방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 상부에 LDD 패턴을 형성하여 LDD 이온주입을 하는 단계; 상기 게이트 산화막의 상부에 질화막과 라이너 산화막을 형성하는 단계; 상기 라이너 산화막의 상부에 게이트가 형성될 영역을 개방하는 패턴을 형성하고 상기 질화막을 식각하여 다마신 패턴을 형성하는 단계; 상기 다마신 패턴에 폴리실리콘을 증착하고 평탄화하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트 스페이서의 상부에 잔존하는 라이너 산화막을 제거하는 단계; 상기 게이트 전극과 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하고 실리사이드를 형성하는 단계로 이루어진 반도체 소자의 게이트 전극 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 실리콘 기판(50)에 게이트 산화막(51)을 형성하는 단계를 보여주는 단면도이다.
다음, 도 2b는 LDD(lighthly doped drain) 영역이 형성될 부분을 개방하는 포토레지스트(photoresist) 패턴(52)을 형성하는 단계를 보여주는 단면도이다. 상기 게이트 산화막의 상부에 LDD 영역이 형성될 부분을 개방하는 포토레지스트 패턴을 형성하고, 상기 패턴을 마스크로 하여 이온주입을 한다. 상기 포토레지스트 패턴에 의해 가려지는 영역은 차후에 게이트가 형성될 영역이다.
다음, 도 2c는 상기 이온주입을 통하여 LDD 영역(53)이 형성된 모습을 보여주는 단면도이다.
다음, 도 2d는 상기 게이트 산화막의 상부에 질화막(54)과 라이너 산화막(55)이 형성된 모습을 보여주는 단면도이다.
다음, 도 2e는 게이트가 형성될 포토레지스트 패턴(56)을 형성하는 단계를 보여주는 단면도이다. 상기 LDD 패턴과 대응하는 위치의 라이너 산화막의 상부에 게이트가 형성될 영역을 개방하는 포토레지스트 패턴을 형성한다.
다음, 도 2f는 게이트 다마신 패턴(57)이 형성되는 단계를 보여주는 단면도이다. 상기 포토레지스트 패턴을 식각마스크로 하여 상기 게이트 산화막이 노출될 때까지 건식식각을 진행하여 게이트가 형성될 다마신 패턴을 형성한다. 상기와 같이 다마신 패턴의 폭을 조절함으로써 소자의 고집적화에 따른 게이트의 폭을 효과적으로 조절할 수 있다.
다음, 도 2g는 상기 다마신 패턴에 게이트 폴리실리콘(poly-silicon, 58)을 증착하는 단계를 보여주는 단면도이다. 상기 폴리실리콘 증착은 CVD(chemical vapour deposition) 공정을 이용한다.
다음, 도 2h는 상기 폴리실리콘을 CMP(chemical mechanical polishing)로 평탄화하는 단계를 보여주는 단면도이다. 이때 평탄화 공정은 라이너 산화막이 노출될 때까지 진행한다.
다음, 도 2i는 게이트 스페이서(spacer)를 형성하기 위한 포토레지스트 패턴(59)을 형성하는 단계를 보여주는 단면도이다.
다음, 도 2j는 게이트 스페이서(60)를 형성하는 단계를 보여주는 단면도이다. 상기 포토레지스트 패턴을 식각마스크로 하여 건식식각을 진행하여 패턴에 의해 개방된 영역의 라이너 산화막과 질화막 그리고 게이트 산화막을 제거하고 게이트 측벽에 스페이서를 형성한다.
다음, 도 2k는 상기 게이트 스페이서의 상부에 잔존하는 라이너 산화막을 습식식각으로 제거하는 단계를 보여주는 단면도이다. 이때 제거되는 라이너 질화막의 두께만큼 게이트 전극이 측벽 스페이서의 절연막에 비해 위로 돌출된 형상을 가지게 된다. 따라서 게이트 전극 상부의 표면적이 그 만큼 넓어지는 효과가 있다.
다음, 도 2l은 소오스/드레인 영역(61)을 형성하는 단계를 보여주는 단면도이다. 상기 게이트 전극과 측벽 스페이서를 마스크로 하여 고농도 이온주입을 행한다. 상기 고농도 이온주입에 의하여 상기 LDD의 영역의 하부에 깊은 접합(deep junction)을 이루면서 소오스/드레인 영역이 형성된다.
다음, 도 2m은 실리사이드(silicide, 62)를 형성하는 단계를 보여주는 단면도이다. 우선 소오스/드레인 및 게이트 전극이 형성된 실리콘 기판의 전면에 소정의 금속막을 증착한다. 이후 열처리 공정을 통해 상기 금속막과 금속막 하부의 실리콘이 반응하여 실리사이드가 형성된다. 이후 상기 열처리에 의해 실리사이드가 형성되지 않은 영역, 즉 질화막으로 구성된 게이트 스페이서의 측벽과 상부면에 잔존하는 미반응 금속막을 습식식각으로 제거하여 실리사이드 형성을 완료한다. 이때 상기 게이트 전극의 상부영역은 상술한 바와 같이 라이너 산화막의 두께만큼 위로 돌출되어 그만큼 실리사이드가 형성되는 넓어졌다. 따라서 게이트 폭의 감소와 그에 따른 실리사이드 면적의 감소에 따른 접촉저항의 증가를 방지할 수 있는 효과를 가진다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 라이너 산화막의 공정을 도입하여 게이트 상부의 표면적을 넓힘으로써 실리사이드 형성 면적을 증가시켜 접촉저항의 증가를 방지할 수 있는 효과가 있다.
또한 본 발명은 다마신 방식으로 게이트를 형성함으로써 게이트의 폭을 효과적으로 조절할 수 있는 효과가 있다.
Claims (7)
- 반도체 소자의 게이트 전극 형성방법에 있어서,실리콘 기판에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 상부에 LDD 패턴을 형성하여 LDD 이온주입을 하는 단계;상기 게이트 산화막의 상부에 질화막과 라이너 산화막을 형성하는 단계;상기 라이너 산화막의 상부에 게이트가 형성될 영역을 개방하는 패턴을 형성하고 상기 질화막을 식각하여 다마신 패턴을 형성하는 단계;상기 다마신 패턴에 폴리실리콘을 증착하고 평탄화하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 게이트 스페이서의 상부에 잔존하는 라이너 산화막을 제거하는 단계;상기 게이트 전극과 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하고 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 라이너 산화막은 500 내지 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 폴리실리콘은 CVD 법으로 증착함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 평탄화 공정은 라이너 산화막을 식각정지막으로 하는 CMP 공정임을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 라이너 산화막을 제거하는 단계는 습식식각으로 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 게이트 스페이서는 게이트 전극을 평탄화하고 게이트 스페이서를 형성하기 위한 패턴을 형성하여 상기 라이너 산화막과 질화막 그리고 게이트 산화막을 순차적으로 식각하여 형성됨을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 실리사이드는 소오스/드레인 영역의 상부 및 게이트 전극의 상부와 측면에 형성됨을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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