KR100941645B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 리크 전류(leak current)를 저감하는 것이 가능한 반도체 장치와 그 제조 방법을 제공한다.
복수의 셀 활성 영역(102)을 셀 영역(C)에 구비한 실리콘 기판(1)과, 복수의 셀 활성 영역(102) 사이의 실리콘 기판(1)에 형성된 소자 분리 홈(1a)과, 소자 분리 홈(1a)에 형성된 커패시터 유전체막(21)과, 커패시터 유전체막(21) 위에 형성되고, 실리콘 기판(1) 및 커패시터 유전체막(21)과 함께 커패시터(Q)를 구성하는 커패시터 상부 전극(23b)을 가지며, 셀 영역(C) 옆의 실리콘 기판(1)에 더미 활성 영역(103)을 설치한 것을 특징으로 하는 반도체 장치에 관한 것이다.
Figure R1020080023697
리크 전류, 셀 활성 영역, 실리콘 기판, 소자 분리 홈, 커패시터 유전체막

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
반도체 기억 장치에는, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등과 같이, 여러 가지 타입이 존재하지만, 그 중에서도 소자 분리 절연막에 정보 기억용의 트렌치 커패시터를 형성하는 것은 고집적화, 대용량화가 용이한 DRAM과, 고속, 저소비 전력화가 가능한 SRAM의 양쪽의 장점을 가지고 있기 때문이다.
따라서, 이 종류의 반도체 기억 장치에는, 저소비 전력이라는 특징을 최대한으로 살리기 위해, 트렌치 커패시터에서의 리크 전류가 저감되도록 하는 구조가 요구된다.
또한, 본 발명에 관련한 기술이 아래의 특허문헌 1에 개시되어 있다. 그 특허문헌 1에서는, 셀 영역의 외주에 더미 활성 영역을 설치하고, 에칭 시에 진(眞) 활성 영역의 폭이 수축하는 것을 방지하고 있다.
[특허문헌1] 국제공개 제 92/02044호 팜플렛
본 발명의 목적은 리크 전류를 저감하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점에 의하면, 복수의 셀 활성 영역을 셀 영역에 구비한 반도체 기판과, 상기 복수의 셀 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과, 상기 소자 분리 홈에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며, 상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 설치한 반도체 장치가 제공된다.
본 발명의 제 2 관점에 의하면, 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과, 상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과, 상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과, 상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 불순물 확산 영역과, 상기 소자 분리 홈에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며, 상기 소자 분리 홈의 저면에서의 상기 커패시터 유전체막의 막 두께가 상기 셀 영역의 단부에서 해당 셀 영역의 상기 단부 이외의 부분에서보다 두꺼운 반도체 장치가 제공된다.
본 발명의 제 3 관점에 의하면, 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과, 상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과, 상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과, 상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 채널 스톱 영역과, 상기 소자 분리 홈에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며, 상기 채널 스톱 영역의 불순물 농도가 상기 셀 영역의 단부에서 해당 셀 영역의 상기 단부 이외 부분보다 높은 반도체 장치.
본 발명에서는, 셀 영역 단부에서의 채널 스톱 영역의 불순물 농도를 셀 영역의 단부 이외의 부분에서보다 높게 하므로, 해당 단부의 소자 분리 홈 아래에서 웰과는 반대인 도전성 채널이 불필요하게 형성되는 것이 방지된다. 그 때문에 광 근접 효과 등에 의해 소자 분리 홈의 폭이 좁아지기 쉬운 셀 영역의 단부에서 소자 분리 홈 아래에서 리크 전류가 발생하는 것을 방지할 수 있고, 커패시터에 축적된 전하가 소실하는 것을 막을 수 있다.
본 발명의 제 4 관점에 의하면, 반도체 기판의 상방에 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 하여 상기 반도체 기판을 에칭함으로써 해당 반도체 기판에 소자 분리 홈을 형성하여, 해당 소자 분리 홈에 의해 상기 반도체 기판의 셀 영역에 복수의 셀 활성 영역을 획정하는 동시에 상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 획정하는 공정과, 상기 레지스트 패턴을 제거하는 공정과, 상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과, 상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과, 상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과, 상기 커패시터 유전체막 위에 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명에서는, 셀 영역의 옆에 더미 활성 영역을 설치하므로, 셀 영역 단부에서의 활성 영역이 단부 이외의 부분과 대략 동등한 조밀에 의해 의사(擬似)적으로 배치되게 된다. 이것에 의해, 상기의 레지스트 패턴을 형성할 때에, 셀 영역의 단부와 그 이외의 부분에서 광 근접 효과를 동일한 정도로 할 수 있다.
그 때문에, 레지스트 패턴을 에칭 마스크로 하여 형성되는 소자 분리 홈의 폭이 셀 영역의 전역에 걸쳐 대략 동일하게 되고, 셀 영역의 단부에서 좁아지는 경향이 있는 소자 분리 홈을 다른 부분과 동일한 정도로 넓게 할 수 있어, 해당 단부에서의 소자 분리를 확실하게 행할 수 있다.
본 발명의 제 5 관점에 따르면, 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과, 상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과, 상기 셀 영역의 단부 이외의 부분의 상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막을 상기 소자 분리 홈의 저면에 제 1 두께로 남기는 공정과, 상기 셀 영역 단부의 상기 소자 분리 절연막을 에칭하고, 상기 제 1 두께보다 두꺼운 제 2 두께로 상기 소자 분리 절연막을 상기 소자 분리 홈의 저면에 남기는 공정과, 상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과, 상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과, 상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소자 분리 홈 아래의 상기 반도체 기판에 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 불순물 확산 영역을 형성하는 공정과, 상기 커패시터 유전체막 위에 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명에서는, 셀 영역 단부의 소자 분리 홈에 남겨지는 소자 분리 절연막의 막 두께를 그 이외의 부분의 소자 분리 홈에 남겨지는 소자 분리 절연막보다 두껍게 한다.
그 때문에 셀 영역 단부에서의 소자 분리 절연막의 이온에 대한 저지능(阻止能)이 높아지고, 이온 주입에 의해 소자 분리 홈 아래의 반도체 기판에 불순물 확산 영역을 형성할 때에, 그 불순물 농도의 피크가 소자 분리 홈의 저면에 근접하게 된다. 이에 따라, 셀 영역의 단부에서 불순물 확산 영역이 소자 분리 홈의 저면 가까이에서 채널 스톱 영역으로서 기능하게 되고, 셀 영역의 단부에서 확실하게 소자 분리를 행할 수 있다.
본 발명의 제 6 관점에 의하면, 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과, 상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과, 상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과, 상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과, 상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과, 상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈 아래의 상기 반도체 기판에, 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 채널 스톱 영역을 형성하는 공정과, 상기 셀 영역 단부의 상기 소자 분리 홈 아래의 상기 반도체 기판에 상기 채널 스톱 영역과 동일한 도전형의 불순물을 선택적으로 이온 주입하고, 상기 단부에서의 상기 채널 스톱 영역의 불순물 농도를 높이는 공정과, 상기 커패시터 유전체막 위에 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명에서는, 셀 영역 단부에 대해서 추가의 이온 주입을 선택적으로 행하므로, 해당 단부에서의 채널 스톱 영역의 불순물 농도를 높일 수 있다. 이에 따라, 셀 영역의 단부에서 소자 분리 홈의 저면 부근의 도전성이 반전하는 것을 효과적으로 방지할 수 있고, 해당 저면에서의 리크의 발생을 억제할 수 있고, 소자 분리를 확실하게 행할 수 있게 된다.
본 발명에 의하면, 셀 영역의 옆에 더미 활성 영역을 설치하므로, 셀 영역의 단부에서 확실하게 소자 분리를 행할 수 있다.
또한, 셀 영역 단부에서의 소자 분리 홈에 남겨지는 소자 분리 절연막의 두께를 다른 소자 분리 홈에서보다 두껍게하는 것으로도, 단부에서의 소자 분리가 확실해진다.
또한, 셀 영역 단부에 대해서 추가 이온 주입을 행하고 채널 스톱 영역의 불순물 농도를 해당 단부에서 높여도, 단부에서의 소자 분리를 확실하게 행할 수 있다.
(1) 예비적 사항에 관한 설명
본 발명의 실시예의 설명에 앞서, 본 발명의 예비적 사항에 관하여 설명한다.
도 1은 예비적 사항에 따른 반도체 장치의 확대 평면도이다. 그리고, 도 2는, 도 1의 X1-X1 선에 따른 단면도이다.
이 반도체 장치는, 소자 분리 홈에 형성된 커패시터를 셀 커패시터로서 이용하는 것으로서, 도 1에서는 셀 영역(C)의 단부(C1), 즉 도면의 좌측에는 셀이 존재하지 않는 부분의 근처를 확대하여 나타내고 있다.
도 2에 나타낸 바와 같이, 이 반도체 장치는 p형 실리콘 기판(반도체 기판)(1)에 형성된 n웰(16)을 가진다. 그리고, 실리콘 기판(1)의 상면에는 소자 분리 홈(1a)이 형성되어 있고, 그 소자 분리 홈(1a) 내에 산화 실리콘 막으로 이루어지는 커패시터 유전체막(21)이 형성되어 있다.
또한, 커패시터 유전체막(21) 위에는 폴리실리콘으로 이루어지는 상부 전극 (플레이트 전극)(23b)이 형성되고, 해당 상부 전극(23b), 커패시터 유전체막(21) 및 실리콘 기판(1)에 의해 커패시터(Q)가 구성된다.
또한, 커패시터(Q)의 옆에는 커패시터 유전체막(21)을 게이트 절연막으로 하는 MOS형의 선택 트랜지스터(TRSEL)가 형성된다. 그 선택 트랜지스터(TRSEL)는 폴리실리콘으로 이루어지는 게이트 전극(워드선)(23c)을 가지는 동시에 소스/드레인 익스텐션(36)과 소스/드레인 영역(47)을 가진다.
이 중, 소스/드레인 익스텐션(36)은 커패시터(Q)와 선택 트랜지스터(TRSEL)를 전기적으로 접속하도록 기능한다. 한편, 소스/드레인 영역(47)은 비트선(BL)의 일부를 구성한다.
그리고, 실리사이드 블록(40b)으로 덮여 있지 않은 영역의 각 전극(23b, 23c) 상면에는 금속 실리사이드층(49)이 형성되고, 또한 실리콘 기판(1)의 상측 전면(全面)에 층간 절연막(51)이 형성된다. 그 층간 절연막(51)은 소스/드레인 영역(47)의 상방에 홀(51b)을 가지며, 해당 홀(51b)에는 비트선 콘택트 플러그(55)가 형성된다.
또한, 그 비트선 콘택트 플러그(55)의 형성 공정에서는 도 1에 나타낸 바와 같이, 게이트 전극(23c) 위의 워드선 콘택트 플러그(80)도 동시에 형성된다.
도 1에 나타낸 복수의 셀 활성 영역(102)은 실리콘 기판(1)에서 소자 분리 홈(1a)(도 2 참조)이 형성되지 않은 영역으로, 소스/드레인 익스텐션(36), 소스/드레인 영역(47) 및 게이트 전극(23c) 아래의 채널 영역을 포함하는 영역이다.
도 3은, 이 반도체 장치의 등가 회로도이다.
도 3에 나타낸 바와 같이, 이 반도체 장치에서는 커패시터(Q)와 선택 트랜지스터(TRSEL)에 의해서 1 트랜지스터-1 용량형의 하나의 메모리 셀이 구성된다. 그 메모리 셀에서는 n웰(16)과 상부 전극(플레이트 전극)(23b)에의 인가 전압이 고정되어 있어, n웰(16)에는 접지 전위, 상부 전극(23b)에는 ―1.55V의 전압이 동작중에 항상 인가되어 있다.
「1」의 기입 때에는, 예를 들면 비트선(소스/드레인 영역)(47)에 높은 레벨의 전압(0V)을 인가하고, 워드선(게이트 전극)(23c)에 낮은 레벨(-1.55V)의 전압을 인가한다. 이에 따라, 선택 트랜지스터(TRSEL)가 온 상태가 되고, 비트선(47)의 전압이 커패시터(Q)에 인가된다. 그 결과, 커패시터(Q) 양극판의 전위차가 1.55V가 되어 커패시터(Q)에 전하가 축적되고, 커패시터(Q)에 정보 「1」이 기입된다.
한편, 「0」의 기입 때에는, 기입과 같은 방법으로 선택 트랜지스터(TRSEL)가 온 상태로 되어 있을 때에, 비트선(47)에 낮은 레벨의 전압(-1.2V)을 인가한다. 이에 따라, 커패시터(Q) 양극판의 전위차가 0.35V(=|-1.55V-(-1.2V)|)로 작아지므로, 커패시터(Q)에 전하가 거의 축적되지 않게 되고, 커패시터에 축적되는 정보가 「O」이 된다.
또한, 이 셀을 비선택으로 하기 위해서는 워드선(23c)에 0.35V의 전압을 인가하고, 선택 트랜지스터(TRSEL)를 오프 상태로 하면 된다.
도 4는 상기 도 1의 Y1-Y1 선과 Y2-Y2 선에 따른 단면도이다.
도 4에 나타낸 바와 같이, 설계상은 각 단면에서 소자 분리 홈(1a)이 동일 형상이 되도록함에도 불구하고, 단면에 의해 소자 분리 홈(1a)의 단면 형상이 다르다. 이것은, 셀 영역(C)의 단부(C1)에서는 도 1의 좌측에 셀 활성 영역(102)이 존재하지 않기 때문에, 셀 활성 영역(102)의 배치 조밀이 단부(C1) 이외의 부분(C2)보다 성기게 되어 있어, 에칭에 의해 소자 분리 홈(1a)을 형성할 때에 광 근접 효과에 의해 소자 분리 홈(1a)의 폭이 좁아지기 때문이다.
또한, 이처럼 성기게 분포해 있으면, 에칭에 의해 소자 분리 홈(1a)을 형성할 때에 해당 소자 분리 홈(1a)의 측면 경사각(θ)이 커지는 경향이 있어, 이에 따라서도 상기와 같은 단면 형상의 차가 생긴다.
이 중, 광 근접 효과에 따른 소자 분리 홈(1a) 폭의 저감은 인접하는 셀 활성 영역(1O2)의 사이에서 도면의 경로(P)에 따른 리크 전류의 증대를 초래한다. 이것은 전술한 바와 같이, 상부 전극(23b)에는 동작 때에 항상 고정 전압(-1.55V)이 인가되어 있기 때문에 비트선 전압을 변화시켰을 경우와 같이 인접하는 셀 활성 영역(102) 사이에 전위차가 발생한 경우에, 소자 분리 홈(1a) 저면의 도전성이 n웰(16)의 n형에서 p형으로 반전하여 의도하지 않은 채널(1b)이 형성되고, 그 채널(1b)에 따라 리크 전류가 흐르기 쉬워지기 때문이다.
인접하는 셀의 기억 정보가「O」이나 「1」과 같이 다른 경우에 이러한 리크 전류가 발생하면, 한쪽의 셀로부터 다른 쪽의 셀에 전하가 흘러버려, 각 셀의 기억정보가 피복되는 부도합을 초래한다.
그 리크 전류는 전술한 바와 같이 셀 영역(C)의 단부(C1)에서 발생하기 쉽지 만, 본 발명자는 실제 제품에서 리크 전류가 발생하기 쉬운 장소를 특정하기 위한 조사를 행했다.
도 5는 실제 제품의 평면 배치도이다.
동일 도면에서 셀 영역(C)은 24wl×32Bank의 뱅크 구조를 가지고 있고, 도시한 바와 같이 4행×4열로 배치되어 있다. 그리고, 각 셀 영역(C)의 사이에는 앰프 회로(amp), 워드선 디코더(Wdec), 직류 회로(DC), 용장 회로(ECC), 입출력 회로(IO) 등과 같은 주변 회로 영역이 배치되어 있다.
본 발명자의 조사 결과에 의하면, 이러한 배치에서는 동일 도면의 (ⅰ) 내지 (ⅲ)에 나타낸 바와 같은 주변 회로 영역과 셀 영역(C)의 경계에서 상기 리크 전류가 현저하게 발생하는 것이 명백해졌다.
본 발명자는, 이점들에 비추어 이하에 설명하는 바와 같이 본 발명의 실시예에 착상 하였다.
(1) 제 1 실시예
도 6 내지 도 30은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중(途中)의 단면도이며, 도 31 및 도 32는 그 평면도이다.
또한, 도 6 내지 도 30의 단면도에서는 주변 회로 영역(A)과 셀 영역(C)의 이외에 셀 영역(C)의 단부 옆의 빈 영역(B)의 단면 역시 병기되어 있다. 이들 도면에서 상단에 나타낸 단면도는 상기 평면도(도 31, 도 32)의 X1-X1 선에 따른 단면도에 해당한다. 또한, 셀 영역(C)에 대해서는 상기의 평면도(도 31, 도 32)에 나타낸 Y1-Y1 선 및 Y2-Y2 선에 따른 단면을 나타내고 있다. 이 중, Y1-Y1 선에 따른 단면도는 셀 영역(C)의 단부(C1)에서의 단면도이며, Y2-Y2 선에 따른 단면도는 그 이외의 부분(C2)의 단면도이다.
또한, 이들 도면에서 예비적 사항에서 설명한 것과 동일한 요소에는 도 1 내지 도 5에서와 동일한 부호를 첨부하고 있다.
이 반도체 장치를 제조하기 위해서는, 우선 도 6에 나타낸 바와 같이 p형 실리콘 기판(1)의 상면을 열산화하여 제 1 열산화막(2)을 두께 약 10nm로 형성한다. 그 다음에, 제 1 열산화막(2) 위에 플라즈마 CVD법에 의해 질화 실리콘막을 두께 약 112nm로 형성하고, 이 질화 실리콘막을 연마 스토퍼막(3)으로 한다.
질화 실리콘으로 이루어지는 연마 스토퍼막(3)은 응력이 강하지만, 이처럼 제 1 열산화막(2) 위에 형성함으로써 연마 스토퍼막(3)의 응력에 의해 실리콘 기판(1)에 결함이 들어가는 것을 방지할 수 있다.
그 다음에, 도 7에 나타낸 바와 같이 연마 스토퍼막(3) 위에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제 1 레지스트 패턴(5)으로 한다. 그리고, 그 제 1 레지스트 패턴(5)의 창(5a)을 통해서 연마 스토퍼막(3), 제 1 열산화막(2) 및 실리콘 기판(1)을 드라이 에칭한다.
그 드라이 에칭은, 예를 들면 유도 결합(ICP: Inductively Coupled Plasma)형 플라즈마 에칭 장치에서, 에칭 가스로서 Cl2를 사용함으로써 행하여진다.
이에 따라, 셀 영역(C)에서는 복수의 셀 활성 영역(102)을 획정하는 소자 분리 홈(1a)이 실리콘 기판(1)에 형성된다.
또한, 셀 영역(C)의 옆의 빈 영역(B)에서는 그 소자 분리 홈(1a)에 의해 더미 활성 영역(103)이 획정된다.
또한, 주변 회로 영역(A)에서는 주변 MOS 트랜지스터의 소스/드레인 영역이나 채널 영역 등의 주변 활성 영역(1O1)을 획정하는 소자 분리 홈(1a)이 실리콘 기판(1)에 형성된다.
그 드라이 에칭에서는, 창(5a)의 측면이 에칭 중에 후퇴하도록 에칭 조건이 채용되므로, 각 소자 분리 홈(1a)의 측면은 도면에 나타내는 바와 같이 실리콘 기판(1)의 법선 방향으로부터 기울게 된다.
이 후에, 상기 제 1 레지스트 패턴(5)을 제거한다.
도 31은 이 공정을 종료한 후의 평면도이다.
동일 도면에 나타낸 바와 같이, 더미 활성 영역(103)은 셀 활성 영역(102)으로부터 독립하여 형성된다.
또한, 셀 활성 영역(102)과 더미 활성 영역(103)의 평면 사이즈는 특별하게 한정되지는 않지만, 본 실시예에서는 더미 활성 영역(103)의 폭(W3)을 0.24㎛로 한다. 또한, 셀 활성 영역(102)과 더미 활성 영역(103)의 간격(W4)을 0.49㎛로 하는 동시에, 인접하는 셀 활성 영역끼리를 폭(W5)(=0.19㎛)만큼 떨어지게 한다.
상기한 바와 같이, 본 실시예에서는 빈 영역(B)에 더미 활성 영역(103)을 설치하였으므로, 셀 영역(C)의 단부(C1)에서의 셀 활성 영역(102)이 의사적으로 촘촘하게 배치된다. 그 때문에, 단부(C1)와 그 이외의 부분(C2)의 각각의 셀 활성 영역(102)이 대략 동일 조밀로 배치되므로, 상기의 포토 레지스트를 노광할 때의 광 근접 효과를 각 부분(C1, C2)에서 실질적으로 동일하게 할 수 있다. 이에 따라, 각 부분(C1, C2)에서의 제 1 레지스트 패턴(5)의 폭(D1, D2)(도 7 참조)을 실질적으로 동일하게 하는 것이 가능해지므로, 도 7의 단면도에 나타낸 바와 같이, Y1-Y1 단면과 Y2-Y2 단면의 각각에서, 소자 분리 홈(1a)의 폭(W1, W2)이 실질적으로 동일하게 된다.
또한, 이렇게 더미 활성 영역(103)을 설치하여 셀 영역(C)의 단부(C1)에서의 셀 활성 영역(102)의 배치의 조밀차를 저감함으로써 소자 분리 홈(1a)을 형성할 때의 드라이 에칭이 단부(C1)와 그 이외의 부분(C2)에서 대략 동일 상태로 진행되기 때문에, 이들 부분에서 소자 분리 홈(1a)의 측면의 경사(θ1, θ2)도 대략 동일하게 하는 것이 가능해진다.
계속해서, 도 8에 나타낸 바와 같이 드라이 에칭에 의해 소자 분리 홈(1a)의 내면이 받은 손상을 회복시키기 위해서, 소자 분리 홈(1a)의 내면을 열산화하여 제 2 열산화막(7)을 형성한다. 그 제 2 열산화막(7)의 두께는 특별히 한정되지 않지만, 본 실시예에서는 약 10nm로 한다.
다음으로, 도 9에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 2 열산화막(7)과 연마 스토퍼막(3)의 각각의 위에, HDPCVD(High Density Plasma CVD)법에 의해 소자 분리 절연막(9)으로서 산화 실리콘막을 형성하고, 그 소자 분리 절연막(9)으로 소자 분리 홈(1a)을 완전히 매립한다.
그 후에, 연마 스토퍼막(3) 위에 형성된 여분의 소자 분리 절연막(9)을 CMP 법에 의해 연마하여 제거하고, 그 소자 분리 절연막(9)을 소자 분리 홈(1a) 내에만 남긴다. 또한, 그 연마는 연마 스토퍼막(3)에서 자동적으로 정지한다.
또한, 상기한 바와 같이 소자 분리 홈(1a) 내에서 제 2 열산화막(7)을 미리 형성함으로써 실리콘 기판(1)과 소자 분리 절연막(9)의 밀착성을 향상시킬 수 있고, 소자 분리 절연막(9)의 막 박리를 방지할 수 있다.
그 다음에, 도 10에 나타낸 바와 같이 연마 스토퍼막(3)과 소자 분리 절연막(9)의 각각의 위에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제 2 레지스트 패턴(11)을 형성한다. 도면에 나타내는 바와 같이 그 제 2 레지스트 패턴(11)은 후에 커패시터가 형성되는 영역에 창(11a)을 가진다.
그리고, 도 11에 나타낸 바와 같이 창(11a)을 통해서 소자 분리 절연막(9)을 드라이 에칭함으로써, 커패시터가 형성되는 영역에서의 소자 분리 절연막(9)의 두께를 얇게 하고, 해당 소자 분리 절연막(9)의 상면을 실리콘 기판(1)의 상면보다도 낮게 한다.
그 드라이 에칭은, 예를 들면 마그네트론 RIE(Reactive Ion Etching) 플라즈마 에칭 장치에서, 에칭 가스로서 C4F8을 사용함으로써 행하여진다. 그 에칭 가스에 대하여, 산화 실리콘의 에칭 레이트는 질화 실리콘의 그것보다 높아지므로, 산화 실리콘으로 이루어지는 소자 분리 절연막(9)만을 선택적으로 에칭할 수 있다.
이 소자 분리 절연막(9)의 에칭 시간은 특별히 한정되지 않지만, 본 실시예에서는 25초로 한다.
계속해서, 도 12에 나타낸 바와 같이 상기의 제 2 레지스트 패턴(11)을 워싱하여 제거한 후, 실리콘 기판(1)의 상측 전면을 불산 용액에 노출한다. 이러한 웨트(wet) 처리에 의해 도 11의 에칭 공정에서 발생한 에칭 생성물이 제거되고, 실리콘 기판(1)의 표면이 청정화된다.
다음에, 도 13에 나타낸 바와 같이 에칭액으로서 인산을 사용하고, 질화 실리콘으로 이루어지는 연마 스토퍼막(3)을 웨트 에칭으로 제거한다.
그 다음에, 도 14에 나타낸 바와 같이 실리콘 기판(1)의 표면을 청정화하기 위해서, 해당 표면을 다시 열산화하여 소자 분리 홈(1a)의 내면에 제 3 열산화막(14)을 두께 약 10nm로 형성한다.
계속해서, 도 15에 나타낸 바와 같이 각 영역(A 내지 C)에서의 실리콘 기판(1)에 가속 에너지가 600KeV로 도즈량이 1x1013cm-2의 조건에서 n형 불순물로서 인을 이온 주입하고, 이들 영역에 소자 분리 홈(1a)보다 깊은 n웰(16)을 형성한다.
여기에서, 소자 분리 절연막(9) 아래의 부분에서 n형 불순물의 농도가 낮다면, 해당 부분이 p형으로 반전하고, 리크의 원인이 되는 채널이 소자 분리 절연막(9) 아래에 형성되는 경우가 있다.
거기서, 다음 공정에서는 도 16에 나타낸 바와 같이 소자 분리 홈(1a)의 저면에서 불순물 농도가 피크가 되도록 n형의 채널 스톱 영역(17)을 이온 주입에 의해 형성하고, 소자 분리 홈(1a) 아래에 채널이 형성되는 것을 방지한다.
다만, 나중에 커패시터가 형성되는 부분에서는, 도 11의 공정에서 소자 분리 절연막(9)이 에칭되어 그 두께가 얇아져 있으므로, 다른 부분보다 이온이 실리콘 기판(1)의 깊숙히 주입되어, 도면에 나타내는 바와 같이 소자 분리 홈(1a)의 저면보다 깊은 위치에 불순물 농도의 피크가 위치한다.
또한, 이 이온 주입의 조건은 특별히 한정되지 않지만, 본 실시예에서는 가속 에너지를 240KeV, 도즈량을 1x1012cm-2로 하고, n형 불순물로서 인을 이온 주입한다.
계속해서, 도 17에 나타낸 바와 같이 주변 회로 영역(A)과 셀 영역(C)에, 후에 형성되는 pMOS 트랜지스터의 임계값 전압을 조정하기 위해서, 주변 회로 영역(A)에서의 실리콘 기판(1)에 n형 불순물로서 비소를 이온 주입하고, 상기의 채널 스톱 영역(17)보다 얕은 부분에 불순물 농도의 피크가 위치하도록 임계값 전압 조정용 불순물 확산 영역(18)을 형성한다.
그 임계값 전압 조정용 불순물 확산 영역(18)은, 빈 영역(B)과 셀 영역(C)에도 형성된다. 다만, 셀 영역(C)에서 커패시터가 형성되는 부분에서는 소자 분리 홈(1a) 내의 소자 분리 절연막(9)을 에칭에 의해 얇게 하고 있기 때문에, 소자 분리 홈(1a)의 저면보다도 깊은 위치에 임계값 전압 조정용 불순물 확산 영역(18)의 불순물 농도의 피크가 위치하게 된다.
그 후에, 도 18에 나타낸 바와 같이 상기 각 이온 주입의 때에 스루막으로서 사용한 제 3 열산화막(14)을 불산 용액에 의해 웨트 에칭하여 제거하고 실리콘 기판(1)의 청정면을 노출시킨다.
다음에, 도 19에 나타낸 바와 같이 실리콘 기판(1)의 상면과 소자 분리 홈(1a)의 측면을 열산화함으로써, 두께 약 3.0nm인 제 4 열산화막(20)을 형성한다.
그 제 4 열산화막(20)은 셀 영역(C)의 소자 분리 홈(1a)에서 소자 분리 절연막(9)과 협동하여 커패시터 유전체막(21)을 형성한다. 전술한 바와 같이 소자 분리 홈(1a) 내의 소자 분리 절연막(9)을 에칭에 의해 얇게 함으로써, 커패시터 유전체막(21)의 상면에는 소자 분리 홈(1a)을 반영한 오목부가 형성된다.
한편, 실리콘 기판(1)의 상면에 형성된 제 4 열산화막(20)은 주변 회로 영역(A)이나 셀 영역(C)에 후에 형성되는 MOS 트랜지스터의 게이트 절연막으로서 기능한다.
계속해서, 도 20에 나타낸 바와 같이 소자 분리 절연막(9)과 제 4 열산화막(20)의 각각의 위에 도전막(23)으로서 CVD에 의해 폴리실리콘막을 두께 약 180nm로 형성한다.
그 다음에, 도 21에 나타낸 바와 같이 도전막(23) 위에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제 3 레지스트 패턴(25)을 형성한다.
계속해서, 도 22에 나타낸 바와 같이 제 3 레지스트 패턴(25)을 마스크로 하여 도전막(23)을 드라이 에칭한다. 그 드라이 에칭은, 예를 들면 유도 결합(ICP)형 플라즈마 에칭 장치에서 에칭 가스로서 HBr를 사용함으로써 행하여진다.
이에 따라, 주변 회로 영역(A)에는 주변 MOS 트랜지스터용의 게이트 전극(23a)이 형성된다.
한편, 셀 영역(C)에서는 상부 전극(23b)과 워드선의 일부를 구성하는 게이트 전극(23c)이 형성된다. 이 중, 상부 전극(23b)은 커패시터 유전체막(21) 및 실리콘 기판(1)과 함께 커패시터(Q)를 구성한다. 전술한 바와 같이, 커패시터 유전체막(21)의 상면에 소자 분리 홈(1a)를 반영한 오목부를 형성함으로써 커패시터의 하부 전극을 겸하는 실리콘 기판(1)과 상부 전극(23b)의 대향 면적이 증대하고, 커패시터(Q)의 용량을 크게 하는 것이 가능해진다.
이 후에, 제 3 레지스트 패턴(25)은 제거된다.
다음에, 게이트 전극(23a)을 마스크로 하면서, p형 불순물로서 붕소를 실리콘 기판(1)에 이온 주입함으로써, 게이트 전극(23a)의 옆에 주변 회로용 소스/드레인 익스텐션(29)을 형성한다.
또한, 도 23에 나타낸 바와 같이 셀 영역(C)을 덮는 제 4 레지스트 패턴(27)을 실리콘 기판(1) 위에 형성한다. 그리고, 제 4 레지스트 패턴(27)으로 덮여 있지 않은 주변 회로 영역(A)에서의 실리콘 기판(1)에 n형 불순물로서 비소를 이온 주입함으로써, 펀치 스루를 방지하기 위한 포켓 영역(28)을 게이트 전극(23a)과 셀프 얼라이먼트적으로 형성한다.
이 후에, 제 4 레지스트 패턴(27)은 제거된다.
다음에, 도 24에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 실리콘 기판(1)의 상측 전면에 포토 레지스트를 도포하고, 그것을 노광, 현상함으로써 주변 회로 영역(A)을 덮는 제 5 레지스트 패턴(31)을 형성한다. 또한, 셀 영역(C)과 빈 영역(B)은 그 제 5 레지스트 패턴(31)으로 덮이지 않고 노 출된다.
계속해서, 게이트 전극(23c) 옆의 실리콘 기판(1)에 p형 불순물로서 붕소를 이온 주입함으로써, 셀 영역(C)용의 소스/드레인 익스텐션(36)을 형성한다.
또한, 셀 영역(C)에 후에 형성되는 MOS 트랜지스터의 펀치 스루를 방지할 목적으로, 게이트 전극(23c)을 마스크로 하면서 상기 게이트 전극(23c) 옆의 실리콘 기판에 n형 불순물로서 인을 이온 주입하고, 셀 영역(C)용의 포켓 영역(35)을 형성한다.
또한, 이들 포켓 영역(35)과 소스/드레인 익스텐션(36)은 빈 영역(B)에서의 더미 활성 영역(103)에도 형성된다.
이 이온 주입을 종료한 후, 제 5 레지스트 패턴(31)은 제거된다.
계속해서, 도 2에 나타낸 바와 같이 실리콘 기판(1)의 상측 전면에 CVD법에 의해 산화 실리콘 막을 형성하고, 그 산화 실리콘 막을 사이드월용 절연막(40)이라고 한다. 그 후에, 이 사이드월용 절연막(40) 위에 도시한 바와 같이 제 6 레지스트 패턴(43)을 형성한다.
그 다음에, 도 26에 나타낸 바와 같이 제 6 레지스트 패턴(43)을 마스크로 하여 사이드월용 절연막(40)을 에칭함으로써, 각 전극(23a 내지 23c)의 옆에 절연성 사이드월(40a)을 형성하는 동시에, 상부 전극(23b)과 게이트 전극(23c)의 사이의 영역에 실리사이드 블록(40b)을 형성한다.
그 후에, 제 6 레지스트 패턴(43)은 제거된다.
그 다음에, 도 27에 나타낸 바와 같이 각 영역(A 내지 C)에 p형 불순물로서 붕소를 이온 주입한다. 이에 따라, 셀 영역(A)과 셀 영역(C)의 각각의 게이트 전극(23a, 23c)의 옆의 실리콘 기판(1)에 소스/드레인 영역(45, 47)이 형성된다.
다만, 실리사이드 블록(40b)이 형성된 부분에서는 실리사이드 블록(40b)에 의해 이온의 진입이 저지되기 때문에 n형 불순물은 주입되지 않는다.
또한, 이 이온 주입에서는 빈 영역(B)에서의 더미 활성 영역(103)에도 상기의 n형 불순물이 형성되고, 더미 불순물 확산 영역(46)이 형성된다.
여기까지의 공정에 의해, 주변 회로 영역 A에는 게이트 전극(23a)이나 소스/드레인 영역(45) 등에 의해 구성되는 MOS형 주변 트랜지스터(TRPERI)가 형성된다. 한편, 셀 영역(C)에는 게이트 전극(23c), 소스/드레인 영역(47) 및 소스/드레인 익스텐션(36) 등에 의해 구성되는 MOS형 선택 트랜지스터(TRSEL)가 형성된다.
도 7을 참조하여 설명한 바와 같이, 본 실시예에서는 소자 분리 홈(1a)의 측면을 실리콘 기판(1)의 법선 방향으로부터 기울여서 형성했으므로, 소자 분리 절연막(9)으로부터 발생하는 응력이 소자 분리 홈(1a)의 측면에 의해 완화되고, 상기 응력이 각 트랜지스터(TRPERI, TRSEL)의 채널 영역에 강하게 작용하는 것을 방지할 수 있다.
다음에, 도 28에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 실리콘 기판(1)의 상측 전면에 고융점 금속막으로 하여 스퍼터법에 의해 코발트막을 형성한다. 그 다음에, 그 코발트막을 어닐링하여 실리콘과 반응시 킴으로써, 실리콘 기판(1)과 각 게이트 전극(23a 내지 23c)의 상면에 코발트 실리사이드로 이루어지는 금속 실리사이드층(49)을 형성한다. 그 후에, 소자 분리 절연막(9) 등의 위에서 미(未)반응이 되어 있는 고융점 금속막을 웨트 에칭에 의해 제거한다.
또한, 실리사이드 블록(40b)을 형성한 부분에서는 실리콘과 고융점 금속막의 반응이 실리사이드 블록(40b)에 의해 저지되므로, 금속 실리사이드층(49)은 형성되지 않는다.
계속해서, 도 29에 나타낸 바와 같이 실리콘 기판(1)의 상측 전면에 CVD법에 의해 층간 절연막(51)으로서 산화 실리콘막을 형성한 후, 그 층간 절연막(51)의 상면을 CMP법에 의해 연마하여 평탄화한다.
다음에, 도 30에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다. 우선, 포토리소그래피와 에칭에 의해 층간 절연막(51)을 패터닝함으로써, 주변 회로 영역(A)과 셀 영역(B)의 각각의 소스/드레인 영역(45, 47) 위의 층간 절연막(51)에 제 1 홀 및 제 2 홀(51a, 51b)을 형성한다.
그리고, 그 제 1 홀 및 제 2 홀(51a, 51b)의 내면과 층간 절연막(51)의 상면에 글루막으로서 티탄막과 질화 티탄막을 이 순서로 CVD로 형성한다. 또한, 그 글루막 위에 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 각 홀(51a, 51b)을 완전하게 매립한다. 그 후에, 층간 절연막(51) 위의 여분인 글루막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이들 막을 각 홀(51a, 51b) 내에 각각 주변 콘택트 플러그(53) 및 비트선 콘택트 플러그(55)로서 남긴다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본 구조가 완성되게 된다.
이 반도체 장치의 확대 평면도는 도 32와 같고, 셀 영역(C)의 선택 트랜지스터(TRSEL)와 커패시터(Q)에 의해 1 트랜지스터-1 용량형의 하나의 메모리 셀(MC)이 구성된다.
또한, 반도체 장치의 등가 회로와 그 동작에 대해서는 도 3에서 설명한 것과 같으므로 여기에서는 생략한다.
또한, 도 33은 더미 활성 영역(103)을 포함하는 광범위한 영역을 나타내는 평면도이다.
도 33에 나타낸 바와 같이, 더미 활성 영역(103)의 좌측에는 활성 영역이 존재하지 않는 영역이 펼쳐져 있다. 인접하는 활성 영역과의 거리가 상당한 거리, 예를 들면 5㎛ 이상 떨어져 있는 부분의 셀 영역(C)은 매크로단(端)이라고 불리고, 도시한 예에서는 매크로단에 더미 활성 영역(103)이 설치되어 있다.
그리고, 매크로단에 배치된 더미 활성 영역(103)은 셀 활성 영역(102)의 반복 방향(도 33의 세로 방향)에 따라 띠 형상으로 연장하고, 셀 영역(C)의 최소 단위(768bit)인 한 변의 길이에 해당하는 36.68㎛의 길이를 가진다.
또한, 그 더미 활성 영역(103)의 전위는 특별하게 한정되지 않고, 부유 전위여도 고정 전위여도 된다.
상기한 본 실시예에서는 도 7 및 도 31을 참조하여 설명한 바와 같이, 셀 영역(C)의 옆의 빈 영역(B)에 더미 활성 영역(103)을 설치하고, 셀 영역(C)의 단 부(C1)의 셀 활성 영역(102)의 배치의 조밀을 그 밖의 부분(C2)에서의 셀 활성 영역(1O2)의 조밀에 근접시켰다.
이에 따라, 포토 레지스트를 노광하여 제 1 레지스트 패턴(5)을 형성할 때에, 단부(C1)와 그 밖의 부분(C2)의 각각에서의 광 근접 효과의 영향을 동일한 정도로 할 수 있고, 광 근접 효과에 기인한 제 1 레지스트 패턴(5)의 치수의 변동을 각 부분(C1, C2)에서 대략 동일하게 할 수 있다.
그 결과, 제 1 레지스트 패턴(5)을 마스크로 한 에칭으로 형성되는 단부(C1)에서의 소자 분리 홈(1a)의 폭을 그 밖의 부분(C2)에서의 소자 분리 홈(1a)의 폭과 동일한 정도로 넓게 할 수 있다. 이 때문에, 단부(C1)에서 인접하는 셀 활성 영역(102)을 소자 분리 홈(1a)에 의해 전기적으로 양호하게 분리할 수 있고, 인접하는 셀 간의 리크 전류를 저감하는 것이 가능해진다.
도 34는, 이렇게 더미 활성 영역(103)을 설치함으로써 반도체 장치의 불량률이 어느 정도 감소할지를 조사하여 얻어진 그래프이다. 또한, 이 조사에서는 1 트랜지스터-1 용량의 셀의 기능 시험을 행하고, 그 셀이 동작할 것인가 아닌가로 불량인가 아닌가를 판단했다. 이 기능 시험에서의 불량은 마치(march) 불량(MC)이라고도 불린다.
도 34에 나타낸 바와 같이, 더미 활성 영역(103)을 설치하지 않을 경우 (a)와 비교하여, 더미 활성 영역(103)을 설치할 경우 (b)에서는 마치 불량이 대폭 저감하는 것이 명확하게 되었다.
다만, 마치 불량에는 배선 불량 등과 같이 리크 전류 이외의 원인에 의해 발 생하는 불량도 포함되어 있어, 도 34의 결과로부터 곧 기판에서의 리크 전류가 저감했다고 결론할 수 없다.
거기서, 리크 전류가 실제로 저감하고 있는 것인가 아닌가를 조사하기 위해, 본 발명자는 실리콘 기판(1)을 가열하면서 도 34와 같은 시험을 행했다.
그 결과를 도 35에 나타낸다.
리크 전류가 원인으로 발생하는 불량은 조사시의 기판 온도가 높을수록 발생하는 빈도가 높아진다.
그런데, 도 35의 결과에서는 더미 활성 영역(103)(도 32 참조)을 설치한 경우에 실리콘 기판을 85℃로 가열하여 시험을 행해도, 기판 온도가 25℃의 경우와 동일한 정도의 불량률로 되어 있다.
이것으로부터, 도 34에서 더미 활성 영역(103)을 설치한 경우에 발생한 불량에는 리크 전류에 기인한 불량이 거의 포함되어 있지 않아, 더미 활성 영역(103)을 설치함으로써 기판측에서의 리크 전류가 실제로 저감하는 것을 뒷받침할 수 있었다.
그런데, 단부(C1)에서의 셀 활성 영역(102)(도 32 참조)의 조밀을 의사적으로 다른 부분(C2)의 조밀에 근접시키는 것 뿐이라면, 예를 들면 셀 영역(C)과 동일한 배치의 방법으로 빈 영역(B)에 셀 활성 영역(102)을 배치하는 것도 생각할 수 있다. 그러나 여기서는, 셀 활성 영역(102)을 배치할 만큼의 충분한 스페이스를 빈 영역(B)에 확보해야 하고, 메모리셀(MC)(도 32 참조)의 폭보다 넓은 빈 영역(B)을 형성 할 필요가 있어, 칩 사이즈가 커져버린다.
그 때문에, 도 32에 나타낸 바와 같이 소자 분리 홈(1a)을 형성하는 공정(도 7)에서 셀 영역(C)의 단부(C1)에서의 셀 활성 영역(102)과 더미 활성 영역(103)의 간극(W6)을 메모리셀(MC)의 폭보다 좁게 하는 것이 바람직하다. 본 실시예에서는 예를 들면, 간극(W6)을 O.73㎛로 하고, 폭(W7)을 0.96㎛로 한다.
이렇게 하면, 상기한 바와 같이 더미 활성 영역으로서 빈 영역(B)에 셀 활성 영역(1O2)을 형성할 경우와 같이 빈 영역(B)에 넓은 스페이스를 확보할 필요가 없어지고, 칩 사이즈의 증대를 초래하지 않고, 리크 전류의 저감을 꾀하는 것이 가능해진다.
(2) 더미 활성 영역의 배치 예
다음에, 상기 제 1 실시예의 더미 활성 영역(103)의 여러 가지 배치예에 관하여 설명한다.
제 1 예
도 36은 제 1 예에 따른 배치예를 나타내는 평면도이다.
본 예에서는 주변 회로 영역(A)과 셀 영역(C)의 사이의 빈 영역(B)에 띠 형상으로 더미 활성 영역(1O3)을 배치한다.
또한, 센스 앰프부(D)는 셀 영역(C)과 근접하여 형성해 있으므로 센스 앰프부(D)에 가까운 부분의 셀 영역(C)에서는 리크 전류는 발생하기 어려워, 이 부분에는 더미 활성 영역(103)은 배치하지 않는다.
도 37은 도 36에 나타낸 더미 활성 영역(103)과 그 주위의 확대 평면도이다.
더미 활성 영역(103)은 그 폭이 지나치게 세밀하면, 제 1 레지스트 패턴 (5)(도 7 참조)에서 더미 활성 영역(103)을 덮는 부분의 폭도 좁아져, 이 부분의 제 1 레지스트 패턴(5)이 박리되기 쉬워지게 된다.
또한, 더미 활성 영역(103)과 셀 활성 영역(102)의 간격이 넓어지면 리크 전류가 발생하기 쉬워진다.
이들 제약을 동시에 만족시키는 값으로서, 본 예에서는 더미 활성 영역(103)의 폭을 0.24㎛로 한다. 또한, 더미 활성 영역(103)과 주변 활성 영역(101)의 간격을 0.48㎛로 함으로써 더미 활성 영역(103)을 셀 활성 영역(102)에 되도록 근접시키도록 하고, 단부(C1)에서의 셀 활성 영역(102)의 조밀을 그 이외의 부분(C2)에서의 조밀에 근접시키고, 각 부(C1, C2)에서의 광 근접 효과의 차이를 작게 한다.
제 2 예
도 38은 제 2 예에 따른 배치예를 나타내는 평면도이다.
본 예에서도 주변 회로 영역(A)과 셀 영역(C)의 사이의 빈 영역(B)에 띠 형상으로 더미 활성 영역(1O3)을 배치한다.
도 39는 그 더미 활성 영역(103)과 그 주위의 확대 평면도이며, 본 예에서는 동일한 도면에 나타낸 바와 같은 간극이나 폭으로 더미 활성 영역(103)을 설치한다.
(3) 제 2 실시예
본 실시예는 제 1 실시예와 같은 더미 활성 영역(103)을 배치하지 않고, 셀 영역(C)의 단부(C1)의 소자 분리 홈(1a) 아래에서의 리크 전류를 저감하는 것이 가능한 반도체 장치에 관하여 설명한다.
도 40 내지 도 50은 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
또한, 이들 도면에서 제 1 실시예에서 설명한 요소에는 제 1 실시예와 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다. 또한 이들 단면도에서는 제 1 실시예와 같이, 도 31 및 도 32의 각 영역(C1, C2)의 Y1-Y1 선 및 Y2-Y2 선에 따른 단면 역시 병기한다.
이 반도체 장치를 제조하기 위해서는, 우선 제 1 실시예에서 설명한 도 6 내지 도 9의 공정을 행함으로써 도 40에 나타낸 단면 구조를 얻는다.
본 실시예에서는 제 1 실시예의 더미 활성 영역(103)을 형성하지 않아도 된다. 이하에서는, 더미 활성 영역(103)을 형성하지 않는 것으로서 설명한다. 따라서, 도 40 내지 도 50의 단면도에서는 더미 활성 영역(103)이 형성되는 빈 영역(B)을 생략한다.
이와 같이, 더미 활성 영역(103)을 형성하지 않으면, 제 1 실시예에서 설명한 바와 같이 광 근접 효과의 정도가 셀 영역(C)의 단부(C1)와 그 이외의 부분(C2)에서 다르기 때문에, 단부(C1)에서의 소자 분리 홈(1a)의 폭(W1)은 그 이외의 부분(C2)에서의 폭(W2)보다 좁아진다.
다음에, 도 41에 나타낸 바와 같이 실리콘 기판(1)의 상측 전면에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제 7 레지스트 패턴(60)을 형성한다.
도면에 나타내는 바와 같이, 그 제 7 레지스트 패턴(60)은 셀 영역(C)의 단부(C1)를 덮는 동시에, 그 이외의 부분(C2)에서 커패시터가 형성되는 영역 위에 창(60a)을 가진다.
계속해서, 도 42에 나타낸 바와 같이 상기의 창(60a)을 통해서 부분(C2)의 소자 분리 절연막(9)을 드라이 에칭하고, 상기 소자 분리 절연막(9)을 소자 분리 홈(1a)의 저면에 제 1 두께(T1)로 남긴다.
이 드라이 에칭은, 예를 들면 마그네트론 RIE형 플라즈마 에칭 장치에서, 에칭 가스로서 C4F8을 사용함으로써 행하여진다.
이 다음에, 제 7 레지스트 패턴(60)은 제거된다.
다음에, 도 43에 나타낸 바와 같이 셀 영역(C)의 단부(C1)에서 커패시터가 형성되는 영역 위에 창(61a)을 구비한 제 8 레지스트 패턴(61)을 실리콘 기판(1) 위에 형성한다. 또한, 셀 영역(C) 중, 단부(C1) 이외의 부분(C2)은 그 제 8 레지스트 패턴(61)에 의해 덮여진다.
그 다음에, 도 44에 나타낸 바와 같이 제 8 레지스트 패턴(61)의 창(61a)을 통해서 단부(C1)의 소자 분리 절연막(9)을 드라이 에칭하고, 상기한 제 1 두께(T1)보다 두꺼운 제 2 두께(T2)로 상기 소자 분리 절연막(9)을 소자 분리 홈(1a)의 저면에 남긴다.
이 에칭은, 앞의 도 42의 에칭 공정과 동일한 에칭 장치와 에칭 가스를 사용하고, 도 42의 에칭 공정보다 에칭 시간을 짧게함으로써 얻을 수 있다.
이 드라이 에칭을 종료한 후, 제 8 레지스트 패턴(61)은 제거된다.
그 후에, 도 45에 나타나 있는 바와 같이 에칭액으로서 인산을 사용하고, 질 화 실리콘으로 이루어지는 연마 스토퍼막(3)을 웨트 에칭으로 제거한다.
다음에, 도 46에 나타낸 바와 같이 실리콘 기판(1)의 표면을 열 산화함으로써, 두께가 약 10nm인 제 3 열산화막(14)을 소자 분리 홈(1a)의 내면에 형성하고, 실리콘 기판(1)의 표면을 청정화한다.
다음으로, 도 47에 나타낸 각 영역(A, C)에서의 실리콘 기판(1)에 n형 불순물로서 인을 이온 주입함으로써, 이들 영역에 소자 분리 홈(1a)보다 깊은 n웰(16)을 형성한다. 또한, 그 이온 주입의 조건은 제 1 실시예와 같으므로 여기에서는 생략한다.
계속해서, 도 48에 나타낸 바와 같이 소자 분리 절연막(9) 아래에서의 도전성이 p형으로 반전하는 것을 방지하고, 해당 부분에 리크의 원인이 되는 채널이 형성되는 것을 막기 위해, 각 영역(A, C)에서의 실리콘 기판(1)에 n형 불순물로서 인을 이온 주입함으로써, 이들 영역에 채널 스톱 영역(17)을 형성한다.
또한, 그 이온 주입의 조건으로서는 제 1 실시예에서 설명한 조건과 같은 조건을 이용할 수 있다.
여기에서, 제 1 실시예에서 설명한 것 같이 셀 영역(C)의 소자 분리 절연막(9)은 에칭에 의해 그 두께가 얇게 되어 있으므로, 소자 분리 절연막(9) 아래에서는 다른 부분보다 이온이 실리콘 기판(1)의 깊숙히 주입되어, 소자 분리 홈(1a)의 저면보다도 깊은 위치에 불순물 농도의 피크가 위치한다.
그러나, 이것으로는 셀 영역(C)의 소자 분리 홈(1a)의 저면에서 채널 스톱 영역(17)의 불순물 농도가 부족하고, 소자 분리 홈(1a)의 저면 부근에 의도하지 않 는 채널이 형성될 위험성이 있다. 특히, 셀 영역(C)의 단부(C1)에서는 다른 부분(C2)보다 소자 분리 홈(1a)의 폭이 좁으므로 이러한 채널에 의해 리크 전류가 증대하고, 단부(C1)에서의 메모리 셀이 불량해질 가능성이 높아진다.
따라서, 단부(C1)에서는, 그 이외의 부분(C2)보다 소자 분리 홈(1a) 아래에서 채널이 형성되지 않도록 하는 구조가 필요하다.
그러한 구조는 다음의 도 49의 공정에서 형성될 수 있다.
도 49의 공정에서는 각 영역(A, C)에 n형 불순물을 이온 주입함으로써, 주변 회로 영역(A)과 셀 영역(C)의 pMOS 트랜지스터의 임계값 전압을 조정하기 위한 임계값 전압 조정용 불순물 확산 영역(18)을 형성한다. 그 이온 주입의 조건으로서는 예를 들면 제 1 실시예에서 설명한 것과 같은 조건을 이용할 수 있다.
여기에서, 도 44의 에칭 공정에서 단부(C1)의 소자 분리 홈(1a)에 잔존하는 소자 분리 절연막(9)의 두께(T2)를, 그 이외의 부분(C2)에 잔존하는 소자 분리 절연막(9)의 두께(T1)보다 두껍게 했다.
그 때문에, 이 이온 주입에서는 단부(C1)에 두껍게 잔존하는 소자 분리 절연막(9)의 이온에 대한 저지능이 높아지고, 단부(C1)의 소자 분리 홈(1a)의 저면에 불순물 농도의 피크가 가까워지게 되므로, 임계값 전압 조정용 불순물 확산 영역(18)이 단부(C1)의 소자 분리 홈(1a) 아래에서 채널 스톱 영역으로서의 역할도 맡게 되고, 전술과 같은 채널이 소자 분리 홈(1a)의 저면 부근에 형성되는 것을 방지할 수 있다.
여기에서, 이 이온 주입에서의 가속 에너지로서 단부(C1)에서의 임계값 전압 조정용 불순물 확산 영역(18)의 불순물 농도의 피크가 소자 분리 홈(1a)의 저면에 위치하도록 에너지를 사용함으로써 임계값 전압 조정용 불순물 확산 영역(18)에 의한 채널 스톱의 효과를 최대로 할 수 있다.
또한, 그 이외의 부분(C2)에서는 단부(C1)보다 소자 분리 절연막(9)의 두께(T1)가 얇지만, 이 부분에서는 소자 분리 홈(1a)의 폭이 충분히 널리 확보되어 있기 때문에, 단부(C1)와 비교하여 소자 분리 홈(1a)의 저면 부근에 채널이 형성될 가능성은 낮다.
이 다음은, 제 1 실시예에서 설명한 도 18 내지 도 30의 공정을 행함으로써, 도 50에 나타낸 바와 같은 본 실시예에 따른 반도체 장치의 기본 구조를 완성시킨다.
이상에서 설명한 본 실시예에 의하면, 셀 영역(C)의 단부(C1)에 소자 분리 절연막(9)을 두껍게 남김으로써, 주변 회로의 임계값 전압 조정용 불순물 확산 영역(18)을 단부(C1)에서 채널 스톱 영역으로하여 기능시킬 수 있다. 이에 따라 제 1 실시예에서 설명한 것과 같은 더미 활성 영역(103)을 설치하지 않고, 단부(C1)의 소자 분리 홈(1a) 밑에서의 리크 전류를 방지할 수 있고, 단부(C1)에서의 메모리 셀이 불량해지기 어려워진다.
다음에, 본 실시예에서 얻을 수 있는 효과에 대해서 본 발명자가 행한 조사 에 관하여 설명한다.
도 51은, 소자 분리 절연막(9)의 에칭 시간을 27초로 하여 해당 소자 분리 절연막(9)의 남은 막 두께를 제 1 실시예보다 얇게 한 상태로, (a) 더미 활성 영 역(103)을 설치하지 않을 경우, (b) 더미 활성 영역(103)을 설치한 경우 및 (c) 더미 활성 영역(103)을 설치하는 한편 소자 분리 절연막(9)을 (a), (b)보다 두껍게 남긴 경우의, 세 가지 경우의 반도체 장치의 불량률을 조사하여 얻어진 그래프이다.
또한, 그 조사는 기판 온도를 85℃로 가열하여 행하여졌다.
도 51에 나타낸 바와 같이, (a) 및 (b)는 (c)보다 불량률이 높다. 이것은, (a) 및 (b)에서는 소자 분리 절연막(9)의 남은 막 두께를 줄였기 때문이다.
그리고, 본 실시예와 같이 소자 분리 절연막(9)을 두껍게 남긴 경우 (c)에는 세 개의 그래프의 중에서 가장 불량률이 적다.
이 결과로, 소자 분리 홈(1a) 내에 소자 분리 절연막(9)을 두껍게 남김으로써 리크 전류에 기인한 불량이 적어지는 것이 명백해졌다.
(4) 제 3 실시예
다음에, 본 발명의 제 3 실시예에 따른 반도체 장치에 관하여 설명한다. 이하에 설명한 바와 같이, 본 실시예에서도 제 2 실시예와 마찬가지로 더미 활성 영역(103)을 설치하지 않고 단부(C1)의 리크 전류가 저감되는 구조가 제작된다.
도 52 내지 도 55는, 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
또한, 이들 도면에서 제 1 실시예에서 설명한 요소에는 제 1 실시예와 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다. 또한, 이들 단면도에서는 제 1 실시예와 마찬가지로 도 31 및 도 32의 각 영역(C1, C2)의 Y1-Y1 선 및 Y2-Y2 선에 따른 단면 역시 병기한다.
이 반도체 장치를 제조하기 위해서는 우선, 제 1 실시예에서 설명한 도 6 내지 도 14에서 설명한 공정을 행함으로써, 도 52에 나타낸 단면 구조를 얻는다.
또한, 제 2 실시예와 마찬가지로 본 실시예에서도 제 1 실시예에서 설명한 더미 활성 영역(103)을 형성해도, 형성하지 않아도 되고, 이하에서는 그것을 형성하지 않는 것으로하여 설명한다. 따라서, 도 52 내지 도 55에서는 더미 활성 영역(103)이 형성되는 빈 영역(B)을 생략한다.
또한, 이렇게 더미 활성 영역(103)을 형성하지 않기 때문에, 광 근접 효과의 정도가 셀 영역(C)의 단부(C1)와 그 이외의 부분(C2)으로 다르게 되고, 단부(C1)에서의 소자 분리 홈(1a)의 폭(W1)이 그 이외의 부분(C2)에서의 폭(W2)보다 좁아진다.
또한, 제 2 실시예에서는 단부(C1)와 그 이외의 부분(C2)에서 소자 분리 홈(1a)의 아래에서의 소자 분리 절연막(9)의 남은 막 두께를 바꾸었지만, 본 실시예에서는 제 1 실시예에서 설명한 프로세스를 따르기 때문에, 소자 분리 홈(1a)의 아래에서의 소자 분리 절연막(9)의 남은 막 두께는 각 부(C1, C2)에서 동등해진다.
계속해서, 제 1 실시예에서 설명한 도 15 내지 도 17의 공정을 행함으로써, 도 53에 나타낸 바와 같이 n웰(16), 채널 스톱 영역(17) 및 임계값 전압 조정용 불순물 확산 영역(18)을 실리콘 기판(1)에 형성한다.
다음에, 도 54에 나타낸 바와 같이 제 3 열산화막(14)과 소자 분리 절연막(9)의 각각의 위에 포토 레지스트를 도포하고, 그것을 노광, 현상하여 제 9 레지 스트 패턴(70)을 형성한다. 도시한 바와 같이, 그 제 9 레지스트 패턴(70)은 셀 영역(C)의 단부(C1)가 노출하는 창(70a)을 가지고 있어, 셀 영역(C)의 그 밖의 부분(C2)과 주변 회로 영역(A)은 제 9 레지스트 패턴(70)에 의해 덮인다.
그리고, 그 제 9 레지스트 패턴(70)을 마스크로 하면서, n형 불순물로서 인을 단부(C1)의 실리콘 기판(1)에 선택적으로 이온 주입함으로써, 단부(C1)의 소자 분리 홈(1a) 아래의 채널 스톱 영역(17)의 불순물 농도를 선택적으로 높인다.
또한, 이 이온 주입의 조건은 특별하게 한정되지 않지만, 본 실시예에서는 가속 에너지를 50KeV, 도즈량을 1×1012cm-2로 한다.
그 후에, 제 9 레지스트 패턴(70)은 제거된다.
이 다음은, 제 1 실시예에서 설명한 도 18 내지 도 30의 공정을 행함으로써, 도 55에 나타낸 본 실시예에 따른 반도체 장치의 기본 구조를 완성시킨다.
이상에서 설명한 본 실시예에 의하면, 도 54에서 설명한 바와 같이 셀 영역(C)의 단부(C1)에 대하여 추가의 이온 주입을 행하고, 단부(C1)의 소자 분리 홈(1a) 아래의 채널 스톱 영역(17)의 n형 불순물 농도를 높였다.
이에 따라, 막 두께가 얇게 되어 이온에 대한 저지능이 저하한 소자 분리 절연막(9)에 의해 채널 스톱 영역(17)의 n형 불순물 농도의 피크가 소자 분리 홈(1a)의 저면보다 하방에 위치하고 있어도, 상기한 추가의 이온 주입에 의해 소자 분리 홈(1a)의 저면 부근의 n형 불순물 농도가 높아지므로, 상기 저면에서의 실리콘 기판(1)이 p형으로 반전하기 어려워져, 리크의 원인이 되는 채널이 소자 분리 홈(1a) 의 저면에 형성되는 것을 방지할 수 있다.
특히, 소자 분리 홈(1a)의 폭이 좁고 해당 홈(1a)의 저면에서 리크가 발생하기 쉬운 단부(C1)에 대하여 이러한 추가의 이온 주입을 함으로써, 단부(C1)의 메모리 셀이 불량이 되는 것을 방지할 수 있고, 반도체 장치의 제품 비율을 향상시키는 것이 가능해진다.
또한, 그 이온 주입의 가속 에너지로서, 단부(C1)에서의 채널 스톱 영역의 불순물 농도의 피크가 상기 단부(C1)에서의 소자 분리 홈(1a)의 저면에 일치하도록 에너지를 채용함으로써 해당 저면에 불필요한 채널이 형성되는 것을 최대한으로 막는 것이 가능해진다.
다음에, 본 실시예에서 얻을 수 있는 효과에 대해서 본 발명자가 행한 조사 에 관하여 설명한다.
도 56은, (a) 더미 활성 영역(103)을 설치하지 않을 경우, (b) 더미 활성 영역(103)을 설치하는 한편 또한 추가의 이온 주입(도 54)을 행하지 않을 경우 및 (c) 더미 활성 영역(103)을 설치하는 한편 추가의 이온 주입(도 54)을 행한 경우의, 세 가지 경우의 반도체 장치의 불량률을 조사하여 얻어진 그래프이다.
또한, 이 조사에서는 소자 분리 절연막(9)의 에칭 시간을 제 1 실시예와 동일한 25초로 하여 소자 분리 절연막(9)의 남은 막 두께를 비교적 두껍게 했다. 또한, 기판 온도를 85℃로 가열하여 시험을 행했다.
도 56에 나타낸 바와 같이, 소자 분리 절연막(9)이 두꺼운 경우에는, 추가의 이온 주입을 행할 경우 (c)와 행하지 않을 경우 (b)에 큰 차는 없고, 더미 활성화 영역(103)을 설치하는 것만으로 불량률이 개선되고 있다. 이것은, 소자 분리 절연막(9)이 두꺼우면, 소자 분리 절연막(9)의 이온에 대한 저지능이 높아지기 때문에, 채널 스톱 영역(17)의 불순물 농도가 소자 분리 홈(1a)의 저면의 가까이에 피크를 가지며, 해당 저면에 채널이 형성되는 것이 채널 스톱 영역(17)에 의해 방지되어 있기 때문이라고 생각된다.
또한, 도 57은 더미 활성 영역(103)을 설치하는 한편 추가의 이온 주입을 행했을 경우에 시험시의 기판 온도가 25℃와 85℃인 때에서 불량률에 어떤 차이가 날지를 조사하여 얻어진 그래프이다.
도 57에 나타낸 바와 같이, 불량률은 기판 온도에 관계없이 대략 동일하다. 이로부터, 도 56의 조사에서 발생한 불량이 리크 전류에 기인하지 않는 것을 알 수 있다.
도 58은, 도 12에서의 소자 분리 절연막(9)의 에칭 시간을 27초로 연장함으로써 소자 분리 홈(1a) 내에 잔존하는 소자 분리 절연막(9)을 얇게 했을 경우에, 도 56과 같은 조사를 행하여 얻어진 그래프이다.
도 58에 나타낸 바와 같이, 이렇게 소자 분리 절연막(9)을 얇게 하면 추가의 이온 주입을 행할 경우 (c)의 불량률이 그 이온 주입을 행하지 않을 경우 (b)보다 작아진다.
이것은, 소자 분리 절연막(9)이 얇으면, 채널 스톱 영역(17)의 불순물 농도의 피크가 소자 분리 홈(1a)의 저면보다 하방으로 위치하게 되기 때문에, 상기 저면에서의 채널의 형성을 채널 스톱 영역(17)에 의해 방지할 수 없고, 추가의 이온 주입을 행하지 않을 경우 (b)의 불량률이 상승했기 때문이라고 생각된다.
도 58의 결과로부터, 추가의 이온 주입(도 54)을 행하는 것이 소자 분리 홈(1a) 내의 소자 분리 절연막(9)이 얇을 경우에 특히 유효한 것이 명백해졌다.
이상, 본 발명의 실시예에 대해서 상세하게 설명했지만, 본 발명은 상기 각 실시예에 한정되지 않는다. 예를 들면, 제 1 실시예 내지 제 3 실시예를 단독으로 행하는 것보다 이들 실시예를 임의로 조합시킴으로써 단부(C1)에서의 리크 전류를 더욱 효과적으로 저감할 수 있다.
이하에, 본 발명의 특징을 부기한다.
(부기1) 복수의 셀 활성 영역을 셀 영역에 구비한 반도체 기판과,
상기 복수의 셀 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
상기 소자 분리 홈에 형성된 커패시터 유전체막과,
상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 설치한 것을 특징으로 하는 반도체 장치.
(부기2) 상기 셀 활성 영역 위에 게이트 절연막을 통해 형성된 MOS 트랜지스터의 게이트 전극을 더욱 가지며,
상기 커패시터와 상기 MOS 트랜지스터에 의해 1 트랜지스터-1 용량형의 메모리 셀이 구성된 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기3) 상기 셀 영역 단부에서의 상기 셀 활성 영역과, 상기 더미 활성 영역과의 간격이 상기 메모리 셀의 폭보다 좁은 것을 특징으로 하는 부기 2 기재의 반도체 장치.
(부기4) 상기 더미 활성 영역은 상기 메모리 셀의 반복 방향에 따라 연장되는 띠 형상인 것을 특징으로 하는 부기 2 기재의 반도체 장치.
(부기5) 상기 더미 활성 영역은 상기 셀 활성 영역으로부터 독립하여 형성된 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기6) 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과,
상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과,
상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 불순물 확산 영역과,
상기 소자 분리 홈에 형성된 커패시터 유전체막과,
상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
상기 소자 분리 홈의 저면에서의 상기 커패시터 유전체막의 막 두께가, 상기 셀 영역의 단부에서, 해당 셀 영역의 상기 단부이외의 부분에서보다 두꺼운 것을 특징으로 하는 반도체 장치.
(부기7) 상기 소자 분리 홈에 있어서의 상기 커패시터 유전체막의 상면에 오목부가 형성되고,
상기 셀 영역의 상기 단부에서 상기 불순물 확산 영역의 불순물 농도의 피크가 상기 오목부 아래의 상기 소자 분리 홈의 저면에 위치하는 것을 특징으로 하는 부기 6 기재의 반도체 장치.
(부기8) 상기 반도체 기판의 주변 회로 영역에 주변 MOS 트랜지스터가 형성되고, 상기 불순물 확산 영역이 상기 주변 회로 영역에서의 상기 반도체 기판에도 임계값 전압 조정용 불순물 확산 영역으로서 형성된 것을 특징으로 하는 부기 6 기재의 반도체 장치.
(부기9) 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과,
상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과,
상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 채널 스톱 영역과,
상기 소자 분리 홈에 형성된 커패시터 유전체막과,
상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
상기 채널 스톱 영역의 불순물 농도가 상기 셀 영역의 단부에서 상기 셀 영역의 해당 단부 이외의 부분보다 높은 것을 특징으로 하는 반도체 장치.
(부기10) 상기 소자 분리 홈에서의 상기 커패시터 유전체막의 상면에 오목부가 형성되고,
상기 셀 영역의 상기 단부에서 상기채널 스톱 영역의 불순물 농도의 피크가 상기 오목부 아래의 상기 소자 분리 홈의 저면에 위치하는 것을 특징으로 하는 부기 9 기재의 반도체 장치.
(부기11) 반도체 기판의 상방에 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 마스크로 하여 상기 반도체 기판을 에칭함으로써 상기 반도체 기판에 소자 분리 홈을 형성하여, 해당 소자 분리 홈에 의해 상기 반도체 기판의 셀 영역에 복수의 셀 활성 영역을 획정하는 동시에 상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 획정하는 공정과,
상기 레지스트 패턴을 제거하는 공정과,
상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
상기 소자 분리 절연막을 에칭하고, 상기 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과,
상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과,
상기 커패시터 유전체막 위에, 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정을
가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기12) 상기 셀 활성 영역 위에 게이트 절연막을 통해 MOS 트랜지스터의 게이트 전극을 형성하는 공정을 더욱 가지며,
상기 커패시터와 상기 MOS 트랜지스터를 1 트랜지스터-1 용량형의 메모리 셀 로하여 기능시키는 것을 특징으로 하는 부기 11 기재의 반도체 장치의 제조 방법.
(부기13) 상기 소자 분리 홈을 형성하는 공정에서, 상기 셀 영역의 단부에서의 상기 셀 활성 영역과, 상기 더미 활성 영역과의 간격을 상기 메모리 셀의 폭보다 좁게 하는 것을 특징으로 하는 부기 12 기재의 반도체 장치의 제조 방법.
(부기14) 상기 소자 분리 홈을 형성하는 공정에서, 상기 더미 활성 영역을 상기 메모리 셀의 반복 방향에 따라 연장하는 대상에 형성하는 것을 특징으로 하는 부기 12 기재의 반도체 장치의 제조 방법.
(부기15) 상기 소자 분리 홈을 형성하는 공정에서, 상기 더미 활성 영역을 상기 셀 활성 영역으로부터 독립하여 형성하는 것을 특징으로 하는 부기 11 기재의 반도체 장치의 제조 방법.
(부기16) 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과,
상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
상기 셀 영역의 단부 이외 부분의 상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막을 해당 소자 분리 홈의 저면에 제 1 두께로 남기는 공정과,
상기 셀 영역 단부의 상기 소자 분리 절연막을 에칭하고, 상기 제 1 두께보다 두꺼운 제 2 두께로 해당 소자 분리 절연막을 상기 소자 분리 홈의 저면에 남기는 공정과,
상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과,
상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소 자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막과를 커패시터 유전체막으로 하는 공정과,
상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소자 분리 홈 아래의 상기 반도체 기판에 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 불순물 확산 영역을 형성하는 공정과,
상기 커패시터 유전체막 위에 상기 커패시터 유전체막 및 해당 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정
을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기17) 상기 불순물 확산 영역을 형성하는 공정에서, 상기 이온 주입의 가속 에너지로서, 상기 불순물 확산 영역의 불순물 농도의 피크가 상기 셀 영역의 단부에서의 상기 소자 분리 홈의 저면에 위치하도록 에너지를 채용하는 것을 특징으로 하는 부기 16 기재의 반도체 장치의 제조 방법.
(부기18) 상기 반도체 기판의 주변 회로 영역에 MOS 트랜지스터를 형성하는 공정을 더욱 가지며,
상기 불순물 확산 영역을 형성하는 공정에서, 상기 주변 회로 영역에서의 상기 반도체 기판에 상기 MOS 트랜지스터의 임계값 전압 조정용 불순물 확산 영역을 형성하는 것을 특징으로 하는 부기 16 기재의 반도체 장치의 제조 방법.
(부기19) 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과,
상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과,
상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과,
상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과,
상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 아래의 상기 반도체 기판에, 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 채널 스톱 영역을 형성하는 공정과,
상기 셀 영역 단부의 상기 소자 분리 홈 아래의 상기 반도체 기판에 상기 채널 스톱 영역과 같은 도전형의 불순물을 선택적으로 이온 주입 하고, 상기 단부에서 상기 채널 스톱 영역의 불순물 농도를 높이는 공정과,
상기 커패시터 유전체막 위에 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정
을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기20) 상기 채널 스톱 영역의 상기 불순물 농도를 높이는 공정에서, 상기 이온 주입의 가속 에너지로서 상기 셀 영역의 상기 단부에서 상기 채널 스톱 영역의 불순물 농도의 피크가 상기 단부에서의 상기 소자 분리 홈의 저면에 일치하는 듯한 에너지를 채용하는 것을 특징으로 하는 부기 19 기재의 반도체 장치의 제조 방법.
도 1은 본 발명의 예비적 사항에 따른 반도체 장치의 확대 평면도.
도 2는 도 1의 X1-X1 선에 따른 단면도.
도 3은 본 발명의 예비적 사항에 따른 반도체 장치의 등가 회로도.
도 4는 도 1의 Y1-Y1 선과 Y2-Y2 선에 따른 단면도.
도 5는 실제의 제품의 평면 배치.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 10).
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 15).
도 21은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 16).
도 22는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 17).
도 23은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 18).
도 24는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 19).
도 25는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 20).
도 26은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 21).
도 27은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 22).
도 28은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 23).
도 29는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 24).
도 30은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 25).
도 31은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 평면도(그 1).
도 32는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 평면도(그 2).
도 33은 본 발명의 제 1 실시예에서, 더미 활성 영역을 포함하는 광범한 영역을 나타낸 평면도.
도 34는 본 발명의 제 1 실시예에서, 더미 활성 영역을 설치함으로써 반도체 장치의 불량률이 어느 정도 감소할지를 조사하여 얻어진 그래프.
도 35는 본 발명의 제 1 실시예에서, 더미 활성 영역을 설치한 것으로 리크전류가 실제로 저감하고 있는지 아닌지를 조사하여 얻어진 그래프.
도 36은 본 발명의 제 1 실시예에서, 더미 활성 영역의 제 1 예에 따른 배치 예를 나타내는 평면도.
도 37은 도 36에 나타낸 더미 활성 영역과 그 주위의 확대 평면도.
도 38은 본 발명의 제 1 실시예에서, 더미 활성 영역의 제 2 예에 따른 배치예를 게시하는 평면도.
도 39는 도 38에 나타낸 더미 활성 영역과 그 주위의 확대 평면도.
도 40은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 41은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 42는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 43은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 44는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 45는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 46은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 47은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 48은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 49는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 10).
도 50은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 51은 본 발명의 제 2 실시예에서, 반도체 장치의 불량률을 조사하여 얻어진 그래프.
도 52는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 53은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 54는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 55는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 56은 본 발명의 제 3 실시예에서, 반도체 장치의 불량률을 조사하여 얻어진 그래프.
도 57은 도 56의 불량이 리크 전류에 기인한 것인지 아닌지를 조사하여 얻어진 그래프.
도 58은 도 56의 조사보다 소자 분리 절연막의 남은 막 두께를 감소시키고, 반도체 장치의 불량률을 조사하여 얻어진 그래프.
도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판 1a: 소자 분리 홈
2: 제 1 열산화막 3: 연마 스토퍼 막
5: 제 1 레지스트 패턴 7: 제 2 열산화막
9: 소자 분리 절연막 11: 제 2 레지스트 패턴
11a: 창 14: 제 3 열산화막
16: n웰 17: 채널 스톱 영역
18: 임계값 전압 조정용 불순물 확산 영역 20: 제 4 열산화막
21: 커패시터 유전체막 23: 도전막
23a: 주변 MOS 트랜지스터용의 게이트 전극
23b: 상부 전극 23c: 게이트 전극
25: 제 3 레지스트 패턴 27: 제 4 레지스트 패턴
28: 포켓 영역
29: 주변 회로용의 소스/드레인 익스텐션 31: 제 5 레지스트 패턴
35: 셀 영역용의 포켓 영역
36: 셀 영역용의 소스/드레인 익스텐션 40: 사이드월용 절연막
40a: 절연성 사이드월 40b: 실리사이드 블록
43: 제 6 레지스트 패턴 45, 47: 소스/드레인 영역
46: 더미 불순물 확산 영역 49: 금속 실리사이드층
51: 층간 절연막 51a, 51b: 제 1 홀, 제 2홀
53: 주변 콘택트 플러그 55: 비트선 콘택트 플러그
60: 제 7 레지스트 패턴 60a: 창
61: 제 8 레지스트 패턴 61a: 창
70: 제 9 레지스트 패턴 70a: 창
80: 워드선 콘택트 플러그 101: 주변 활성 영역
102: 셀 활성 영역 103: 더미 활성 영역
Q: 커패시터 TRSEL: 선택 트랜지스터
TRPERI: 주변 트랜지스터.

Claims (10)

  1. 복수의 셀(cell) 활성 영역을 셀 영역에 구비한 반도체 기판과,
    상기 복수의 셀 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
    상기 소자 분리 홈에 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
    상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 설치한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 활성 영역 위에 게이트 절연막을 통해 형성된 MOS 트랜지스터의 게이트 전극을 더 가지며,
    상기 커패시터와 상기 MOS 트랜지스터에 의해 1 트랜지스터-1 용량형의 메모리 셀이 구성된 것을 특징으로 반도체 장치.
  3. 제 2 항에 있어서,
    상기 셀 영역 단부에서의 상기 셀 활성 영역과, 상기 더미 활성 영역의 간격이 상기 메모리 셀의 폭보다 좁은 것을 특징으로 하는 반도체 장치.
  4. 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과,
    상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과,
    상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
    상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 불순물 확산 영역과,
    상기 소자 분리 홈에 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
    상기 소자 분리 홈의 저면에서의 상기 커패시터 유전체막의 막 두께가 상기 셀 영역의 단부에서 상기 셀 영역의 상기 단부 이외의 부분에서보다 두꺼운 것을 특징으로 하는 반도체 장치.
  5. 복수의 활성 영역을 셀 영역에 구비한 반도체 기판과,
    상기 셀 영역에서의 상기 반도체 기판에 형성된 웰과,
    상기 복수의 활성 영역 사이의 상기 반도체 기판에 형성된 소자 분리 홈과,
    상기 소자 분리 홈 아래의 상기 반도체 기판에 형성되어, 상기 웰과 동일한 도전형의 채널 스톱 영역과,
    상기 소자 분리 홈에 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막 위에 형성되어, 상기 반도체 기판 및 상기 커패시터 유전체막과 함께 커패시터를 구성하는 커패시터 상부 전극을 가지며,
    상기 채널 스톱 영역의 불순물 농도가 상기 셀 영역의 단부에서 해당 셀 영역의 상기 단부 이외의 부분보다 높은 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 상방에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여 상기 반도체 기판을 에칭함으로써 해당 반도체 기판에 소자 분리 홈을 형성하여, 해당 소자 분리 홈에 의해 상기 반도체 기판의 셀 영역에 복수의 셀 활성 영역을 획정하는 동시에 상기 셀 영역 옆의 상기 반도체 기판에 더미 활성 영역을 획정하는 공정과,
    상기 레지스트 패턴을 제거하는 공정과,
    상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
    상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과,
    상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과,
    상기 커패시터 유전체막 위에, 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과,
    상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
    상기 셀 영역의 단부 이외 부분의 상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막을 상기 소자 분리 홈의 저면에 제 1 두께로 남기는 공정과,
    상기 셀 영역의 단부의 상기 소자 분리 절연막을 에칭하고, 상기 제 1 두께보다 두꺼운 제 2 두께로 해당 소자 분리 절연막을 상기 소자 분리 홈의 저면에 남기는 공정과,
    상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과,
    상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과,
    상기 제 1 두께 및 제 2 두께로 상기 소자 분리 절연막을 남긴 후, 상기 소자 분리 홈 아래의 상기 반도체 기판에, 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 불순물 확산 영역을 형성하는 공정과,
    상기 커패시터 유전체막 위에, 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판의 주변 회로 영역에 MOS 트랜지스터를 형성하는 공정을 더 가지며,
    상기 불순물 확산 영역을 형성하는 공정에서, 상기 주변 회로 영역에서의 상기 반도체 기판에, 상기 MOS 트랜지스터의 임계값 전압 조정용 불순물 확산 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판에 소자 분리 홈을 형성하고, 해당 반도체 기판의 셀 영역에 복수의 활성 영역을 획정하는 공정과,
    상기 소자 분리 홈에 소자 분리 절연막을 형성하는 공정과,
    상기 소자 분리 절연막을 에칭하고, 해당 소자 분리 절연막의 상면을 상기 반도체 기판의 상면보다 낮게 하는 공정과,
    상기 셀 영역에서의 상기 반도체 기판에 웰을 형성하는 공정과,
    상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈의 측면에 열산화막을 형성하고, 해당 열산화막과 상기 소자 분리 절연막을 커패시터 유전체막으로 하는 공정과,
    상기 소자 분리 절연막을 에칭한 후, 상기 소자 분리 홈 아래의 상기 반도체 기판에, 상기 웰과 동일한 도전형의 불순물을 이온 주입하여 채널 스톱 영역을 형성하는 공정과,
    상기 셀 영역 단부의 상기 소자 분리 홈 아래의 상기 반도체 기판에, 상기 채널 스톱 영역과 동일한 도전형의 불순물을 선택적으로 이온 주입 하고, 상기 단 부에서의 상기 채널 스톱 영역의 불순물 농도를 높이는 공정과,
    상기 커패시터 유전체막 위에, 해당 커패시터 유전체막 및 상기 반도체 기판과 함께 커패시터를 구성하는 상부 전극을 형성하는 공정
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 채널 스톱 영역의 상기 불순물 농도를 높이는 공정에서, 상기 이온 주입의 가속 에너지로서, 상기 셀 영역의 상기 단부에서의 상기 채널 스톱 영역의 불순물 농도의 피크가, 상기 단부에서의 상기 소자 분리 홈의 저면에 일치하는 에너지를 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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