JP2002043439A - チャンネルイオン注入用のマスクパターンを用いた半導体メモリ素子の製造方法 - Google Patents

チャンネルイオン注入用のマスクパターンを用いた半導体メモリ素子の製造方法

Info

Publication number
JP2002043439A
JP2002043439A JP2001185467A JP2001185467A JP2002043439A JP 2002043439 A JP2002043439 A JP 2002043439A JP 2001185467 A JP2001185467 A JP 2001185467A JP 2001185467 A JP2001185467 A JP 2001185467A JP 2002043439 A JP2002043439 A JP 2002043439A
Authority
JP
Japan
Prior art keywords
ion implantation
forming
active region
gate electrode
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001185467A
Other languages
English (en)
Inventor
Kankyo Ko
寛協 高
Ki-Nam Kim
奇南 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002043439A publication Critical patent/JP2002043439A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ゲート電極によって自己整列されるセルフア
ラインコンタクトプラグを備えた半導体メモリ素子の製
造工程において、トランジスタのスレショルド電圧を調
節するためのチャンネルイオン注入工程を含む製造方法
を提供する。 【解決手段】 ゲート電極を形成するための第１部分
と、ビットラインコンタクトを形成するための第２部分
と、キャパシタのストレージノードコンタクトを形成す
るための第３部分とを含む活性領域が限定された半導体
基板において、前記第１及び第２部分のみを露出させる
ように前記半導体基板の上面を覆うマスクパターンを用
いる。また、前記第１部分と、前記第２部分と、前記第
３部分とを含む活性領域を半導体基板上に限定する。前
記マスクパターンを前記半導体基板の活性領域に第１導
電型のドープ剤をイオン注入してチャンネルイオン注入
領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法に係り、特にゲート電極によって自己整列され
るセルフアラインコンタクトプラグ(self-aligned cont
act plug)を備えた半導体メモリ素子の製造工程におい
てトランジスタのスレショルド電圧を調節するためのチ
ャンネルイオン注入工程を含む半導体メモリ素子の製造
方法に関する。
【０００２】
【従来の技術】DRAMではメモリセルのキャパシタに電荷
を貯蔵することによってデータを記録する。DRAMにおい
て記録されたデータを保つためには周期的なデータリフ
レッシュが必要である。DRAMにおけるデータ維持時間は
DRAMの性能を決定する重要な特性の１つである。DRAMに
おいてデータ維持時間に大きな影響を与える要因ｍの１
つが接合漏れ電流であり、接合漏れ電流の発生はpn接合
境界での電界または空乏領域での基板欠陥等によって影
響を受ける。DRAMの性能を向上させるためには接合漏れ
電流を減少させ、データの維持時間を増加させる必要が
ある。
【０００３】一方、DRAMの集積度が増加しつつトランジ
スタサイズは持続的に減少している。しかし、トランジ
スタサイズの減少傾向に比べて動作電圧の減少は非常に
遅い。また、トランジスタサイズの減少によってチャン
ネル長が減少しつつトランジスタのスレショルド電圧VT
が急減するなどショートチャンネル効果が生じる。これ
により、最近にはVTの減少を補償し、適正水準のVTとな
るように調節するために、チャンネルイオン注入時、ド
ーピング濃度を徐々に増加させている。
【０００４】図１は従来の技術に係るVT調節のためのチ
ャンネルイオン注入方法の一例を説明するための断面図
である。図１を参照すれば、素子分離領域１２が形成さ
れたp型半導体基板１０上にイオン注入マスクを使用し
ない状態でp型ドープ剤を全面イオン注入して活性領域
の全体にわたってVT調節のためのドーピング領域２０を
形成した後、ゲート電極２４及びn型ソース/ドレーン領
域２６を形成する。
【０００５】図１のようにチャンネルイオン注入を全面
的に行う場合には、前記ソース/ドレーン領域２６もチ
ャンネルイオン注入によって形成されたドーピング領域
２０の影響を受ける。この場合に、ショートチャンネル
効果を防止するためにチャンネルイオン注入時のドーピ
ング濃度を増加させると、前記素子分離領域１２とソー
ス/ドレーン領域２６との間、または空乏領域等で基板
の欠陥部位を発生させる。また、前記チャンネルイオン
注入時には前記ソース/ドレーン領域にイオン注入され
るドープ剤と反対の極性を有するドープ剤を注入するの
で、pn接合境界の電界の増加をもたらして接合漏れ電流
を増加させ、その結果、データ維持時間を減少させる結
果をもたらす。また、高濃度のチャンネルイオン注入は
接合キャパシタンスを増加させる。その結果、メモリセ
ルのキャパシタに電荷として蓄積された情報を読出す
時、これら情報がノイズにかき消されてセンシングマー
ジンが減り、ビットラインの浮遊容量が増加される結果
をもたらす。
【０００６】図２Ａ及び図２Ｂは従来の技術に係るVT調
節のためのチャンネルイオン注入方法の他の例としてリ
バースゲートパターン４４を用いる方法を説明するため
の断面図である。この方法ではフォトレジスト膜として
形成される前記リバースゲートパターン４４をイオン注
入マスクとして半導体基板４０内のゲート電極５４の形
成領域にのみp型ドープ剤４６をイオン注入してVT調節
のためのドーピング領域５０を形成した後、前記ドーピ
ング領域５０上にゲート電極５４を形成する。
【０００７】図２Ａ及び図２Ｂを参照して説明した従来
の方法では素子が高集積化されるほどチャンネルイオン
注入マスクとして用いられる前記リバースゲートパター
ン４４を形成しにくくなる。また、前記各ゲート電極５
４の間のピッチの小さな素子を形成する時、前記方法を
適用すれば、チャンネルイオン注入段階またはその後続
段階で行われるゲート電極のパタニング段階でミスアラ
インまたはCD変化(critical dimension variation)が生
じる場合、これによって多くの問題が引き起こされる。
例えば、前記リバースゲートパターン４４がミスアライ
ンされた場合にはチャンネルイオン注入によって形成さ
れるドーピング領域５０が素子分離領域４２のエッジ部
分に形成されることある。トレンチ素子分離方法によっ
て形成される前記素子分離領域４２のエッジは接合漏れ
電流による影響を容易に受ける。したがって、このよう
な場合には素子動作に悪影響を与えることになる。
【０００８】その他の従来の技術として、図２Ａの方法
でリバースゲートパターンを用いてチャンネルイオン注
入を行った後、ゲート電極を前記リバースゲートパター
ンに対して自己整列されるように形成する方法もある。
しかし、この方法では多重層からなるゲート電極構造を
実現しにくい。また、高集積半導体素子の形成のための
セルフアラインコンタクトの形成工程、すなわちゲート
電極に対して自己整列されるランディングパッドの形成
工程が行えないとの問題がある。
【０００９】
【発明が解決しようとする課題】本発明は前記問題点を
解決しようとするものであって、ゲート電極に対して自
己整列されるセルフアラインコンタクトプラグを備えた
半導体メモリ素子の製造のための既存の工程をそのまま
保ちつつ、ストレージノードコンタクトを連結させるた
めのソース/ドレーン領域ではチャンネルイオン注入の
影響を受けないようにすることで、データ維持時間を増
加させうる半導体メモリ素子の製造方法を提供すること
である。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体メモリ素子の製造方法では、ゲー
ト電極を形成するための第１部分と、ビットラインコン
タクトを形成するための第２部分と、キャパシタのスト
レージノードコンタクトを形成するための第３部分とを
含む活性領域を半導体基板上に限定する。前記活性領域
のうち、前記第１部分及び第２部分のみを露出させるマ
スクパターンをイオン注入マスクとして前記半導体基板
の活性領域に第１導電型のドープ剤をイオン注入して前
記第１部分及び第２部分にのみトランジスタのスレショ
ルド電圧を調節するためのチャンネルイオン注入領域を
形成する。
【００１１】前記活性領域において前記第１部分は２つ
のゲート電極が前記第２部分を挟み相互隣接して形成さ
れるように相互隣接した２つの領域より構成される。ま
た、本発明に係る半導体メモリ素子の製造方法では前記
活性領域の第１部分上にゲート電極を形成する。前記活
性領域の第２部分及び第３部分に各々前記第１導電型と
反対の導電型の第２導電型のドープ剤をイオン注入して
第１及び第２ソース/ドレーン領域を形成する。前記ゲ
ート電極に対して自己整列されて前記第２部分に形成さ
れた前記第１ソース/ドレーン領域に連結する第１コン
タクトプラグと、前記ゲート電極に対して自己整列され
て前記第３部分に形成された前記第２ソース/ドレーン
領域に連結する第２コンタクトプラグを形成する。
【００１２】前記活性領域において前記第１部分は前記
第２部分を挟み相互隣接された２つの領域で構成され、
前記ゲート電極は前記２つの領域上に各々１つずつ形成
される。前記第１コンタクトプラグは前記第２部分に形
成された第１ソース/ドレーン領域をビットラインと連
結させるためのコンタクトプラグであり、前記第２コン
タクトプラグは前記第３部分に形成された前記第２ソー
ス/ドレーン領域をキャパシタのストレージノードと連
結させるためのコンタクトプラグである。
【００１３】
【発明の実施の形態】以下、添付した図面に基づいて本
発明を詳しく説明する。図３Ａ及び図３Ｂ、図４Ａ及び
図４Ｂ、及び図５ないし図８は本発明の望ましい実施形
態に係る半導体メモリ素子の製造方法を説明するための
工程順序図である。具体的に、図３Ａはトレンチ素子分
離方法によって素子分離領域１０２が形成された半導体
基板１００の上面図であり、図３Ｂは図３ＡのIII-III'
線の断面図である。図３Ａ及び図３Ｂのように、前記素
子分離領域１０２によって活性領域１０４が限定された
半導体基板１００に通常のイオン注入方法によってウェ
ル(図示せず)とチャンネルストップ層１０６とを形成す
る。前記活性領域１０４は各々ゲート電極を形成するた
めの第１部分１０４aと、ビットラインコンタクトを形
成するための第２部分１０４bと、キャパシタのストレ
ージノードコンタクトを形成するための第３部分１０４
cとを含む。
【００１４】前記活性領域１０４において前記第１部分
１０４aは２つのゲート電極が前記第２部分１０４bを挟
み相互隣接して形成されるように相互隣接した２つの領
域で構成されている。また、前記活性領域１０４で前記
第３部分１０４cは前記第１部分１０４aを構成する前記
２つの領域を中心に前記第２部分１０４bの反対側に各
々形成された２つの領域で構成されている。
【００１５】図４Ａは前記素子分離領域１０２が形成さ
れた半導体基板１００上にチャンネルイオン注入用のマ
スク１１０を形成した状態の上面図であり、図４Ｂは図
４ＡのIV-IV'線の断面図である。図４Ａ及び図４Ｂに示
されたように、前記活性領域１０４のうち前記第１部分
１０４a及び第２部分１０４bのみを露出させる開口部１
１２が形成されたイオン注入マスク用のマスクパターン
１１０を形成する。前記マスクパターン１１０は必ず前
記第３部分１０４cを完全に覆うように形成される。前
記マスクパターン１１０は、例えばフォトレジスト膜か
らなっても良い。
【００１６】図５を参照すれば、前記マスクパターン１
１０をイオン注入マスクとして前記半導体基板１００に
p型ドープ剤１２０を注入し、前記活性領域１０４のう
ち第１部分１０４a及び第２部分１０４bにのみ局部的に
チャンネルイオン注入領域１２２を形成する。前記p型
ドープ剤１２０はホウ素イオンまたは２フッ化ホウ素イ
オンからなりうる。必要に応じて、前記チャンネルイオ
ン注入領域１２２を形成するために、前述したような局
部チャンネルイオン注入工程を２回以上行える。例え
ば、前記チャンネルイオン注入領域１２２を形成するた
めにホウ素イオンを用いた第１局部チャンネルイオン注
入工程及び２フッ化ホウ素イオンを用いた第２局部チャ
ンネルイオン注入工程を順次に行える。
【００１７】図６を参照すれば、前記マスクパターン１
１０を除去し、前記活性領域１０４の第１部分１０４a
にゲート電極１３０を形成する。前記ゲート電極１３０
の上面には前記ゲート電極１３０を形成するためのパタ
ニング工程時に蝕刻マスクとして使われたシリコン窒化
膜パターン１３２が残っている。図７を参照すれば、前
記ゲート電極１３０及びシリコン窒化膜パターン１３２
の側壁に窒化膜スペーサ１３４を形成し、n型ドープ剤
１４０をイオン注入して前記活性領域１０４の第２部分
１０４b及び第３部分１０４cに各々ソース/ドレーン領
域１４２a、１４２bを形成する。詳細な説明は略した
が、通常の方法によって前記ソース/ドレーン領域１４
２a、１４２bをLDD(lightly doped drain)構造として形
成しうる。
【００１８】後続工程で、前記第２部分１０４bに形成
されたソース/ドレーン領域１４２a上には前記ソース/
ドレーン領域１４２aをビットラインと連結させるため
のコンタクトプラグが形成され、前記第３部分１０４c
に形成されたソース/ドレーン領域１４２b上には前記ソ
ース/ドレーン領域１４２bをキャパシタのストレージノ
ードと連結させるためのコンタクトプラグが形成され
る。図５で説明したような局部チャンネルイオン注入方
法によって、前記チャンネルイオン注入領域１２２が前
記活性領域１０４内で前記２つのゲート電極１３０と、
これらの間の前記第２部分１０４bに形成されるビット
ラインコンタクトの下部にのみ形成され、前記第３部分
１０４cに形成されるキャパシタのストレージノードコ
ンタクトの下部には形成されない。したがって、前記ソ
ース/ドレーン領域１４２bにはチャンネルイオン注入の
影響を受けない。したがって、キャパシタのストレージ
ノードコンタクトの下部の前記ソース/ドレーン領域１
４２bにおいてチャンネルイオン注入による損傷や電界
の増加による接合漏れ電流の増加または接合キャパシタ
ンスの増加が防止されてデータ維持時間が増加すること
になる。ここで、前記ビットラインコンタクトの下部の
ソース/ドレーン領域１４２aでは前記チャンネルイオン
注入領域１２２の影響を受けて接合漏れ電流が発生する
こともあるが、前記ソース/ドレーン領域１４２aから生
じる漏れ電流はデータ維持時間に及ぼす影響が僅かで無
視しても良い。
【００１９】図８を参照すれば、前記活性領域１０４の
第２部分１０４bに形成されて前記ソース/ドレーン領域
１４２aに連結されるコンタクトプラグ１５０aと、前記
第３部分１０４cに形成され、前記ソース/ドレーン領域
１４２bに連結されるコンタクトプラグ１５０bを各々前
記ゲート電極１３０に対して自己整列されるように形成
する。前記コンタクトプラグ１５０aは前記ソース/ドレ
ーン領域１４２aをビットラインと連結させるためのも
のであり、前記コンタクトプラグ１５０bは前記ソース/
ドレーン領域１４２bをキャパシタのストレージノード
と連結させるためのものである。
【００２０】前述したように、本発明に係る半導体メモ
リ素子の製造方法ではゲート電極に対して自己整列され
る複数のコンタクトプラグ１５０a、１５０bを既存の工
程をそのまま用いて形成しつつ、接合キャパシタンスの
増加及びそれによる接合漏れ電流増加による影響を大き
く受ける領域のストレージノードコンタクトが接するソ
ース/ドレーン領域１４２bではセルトランジスタのVTを
適切に合せるためのチャンネルイオン注入の影響を受け
ないようにすることによって接合漏れ電流を減少させ、
接合領域におけるシート抵抗を減少させてセルトランジ
スタの飽和電流を増加させ、接合キャパシタンスを減少
させることによってビットラインの浮遊容量を減少させ
うる。
【００２１】図９は本発明に係る方法によって製造され
た半導体メモリ素子の電気的特性を評価したグラフであ
って、本発明に係る方法によって図８に示されたような
半導体メモリ素子を製造するために、チャンネルイオン
注入工程としてまずホウ素イオンを使用し、活性領域の
うちゲート電極が形成される部分及びビットラインコン
タクトが連結されるソース/ドレーン領域が形成される
部分にのみ１.０E１３/cm2のドーズ及び３０KeVのイオ
ン注入エネルギーで第１局部イオン注入し、再び２フッ
化ホウ素イオンを使用して活性領域のうちゲート電極の
形成部分及びビットラインコンタクトが連結されるソー
ス/ドレーン領域の形成部分にのみ１.２E１３/cm2及び
３０KeVのイオン注入エネルギーで第２局部イオン注入
した場合(-○-)と、前記条件と同一な条件で２回チャン
ネルイオン注入工程を行なうが、図１を参照して説明し
た従来の技術のように活性領域に全面的にチャンネルイ
オン注入を行なった場合(-●-)、それぞれに対してリフ
レッシュ時間によってフェイルセル(fail cell)の数を
累積して示した。
【００２２】また、チャンネルイオン注入工程としてま
ずホウ素イオンを使用して活性領域のうちゲート電極の
形成部分及びビットラインコンタクトが連結されるソー
ス/ドレーン領域の形成部分にのみ１.０E１３/cm2のド
ーズ及び３０KeVのイオン注入エネルギーで第１局部イ
オン注入し、再び２フッ化ホウ素イオンを使用して活性
領域のうちゲート電極の形成部分及びビットラインコン
タクトが連結されるソース/ドレーン領域の形成部分に
のみ１.５E１３/cm2及び３０KeVのイオン注入エネルギ
ーで第２局部イオン注入した場合(-▽-)と、前記条件と
同じ条件で２回チャンネルイオン注入工程を行なうが、
図１を参照して説明した従来の技術のように活性領域に
全面的にチャンネルイオン注入を行った場合(-▼-)、そ
れそれに対してリフレッシュ時間によってフェイルセル
の数を累積して示した。図９の結果から分かるように、
本発明によって局部チャンネルイオン注入を行なった場
合には従来の技術によって全般的にチャンネルイオン注
入を行なった場合に比べてフェイルセルの数が約２０〜
３０%減少した。
【００２３】
【発明の効果】本発明に係る半導体メモリ素子の製造方
法では、高集積半導体メモリ素子を形成するためのセル
フアラインコンタクトの形成工程、すなわちゲート電極
に対して自己整列されるセルフアラインコンタクトプラ
グを備えた半導体メモリ素子を製造するための既存の工
程をそのまま保ちつつ、半導体基板の活性領域のうちゲ
ート電極の形成部分とビットラインコンタクトが連結さ
れるソース/ドレーン領域の形成部分のみを露出させる
開口部が形成されたマスクパターンをイオン注入マスク
として使用し、セルトランジスタのVTを適正な水準に合
せるためのチャンネルイオン注入を局部的に行なう。し
たがって、接合キャパシタンスの増加及びそれによる接
合漏れ電流の増加に伴う影響を大きく受ける領域である
キャパシタのストレージノードコンタクトが連結される
ソース/ドレーン領域ではチャンネルイオン注入の影響
を受けなくなる。その結果、前記ストレージノードコン
タクトが連結されるソース/ドレーン領域の近辺でイオ
ン注入による基板の損傷または電界の増加による接合漏
れ電流の増加が防止でき、接合領域におけるシート抵抗
を減少させてセルトランジスタの飽和電流を増加させ、
接合キャパシタンスを減少させることによってビットラ
インの浮遊容量を減少させうる。以上、本発明を望まし
い実施形態に基づいて詳しく説明したが、本発明は前記
実施形態に限定されず、本発明の技術的な思想の範囲内
で当業者によって多様に変形されうる。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体素子の製造方法の一
例を説明するための断面図である。
【図２Ａ】 従来の技術に係る半導体素子の製造方法の
他の例を説明するための断面図である。
【図２Ｂ】 従来の技術に係る半導体素子の製造方法の
他の例を説明するための断面図である。
【図３Ａ】 本発明の望ましい実施形態に係る半導体メ
モリ素子の製造方法を説明するための工程順序図であ
る。
【図３Ｂ】 本発明の望ましい実施形態に係る半導体メ
モリ素子の製造方法を説明するための工程順序図であ
る。
【図４Ａ】 本発明の望ましい実施形態に係る半導体メ
モリ素子の製造方法を説明するための工程順序図であ
る。
【図４Ｂ】 本発明の望ましい実施形態に係る半導体メ
モリ素子の製造方法を説明するための工程順序図であ
る。
【図５】 本発明の望ましい実施形態に係る半導体メモ
リ素子の製造方法を説明するための工程順序図である。
【図６】 本発明の望ましい実施形態に係る半導体メモ
リ素子の製造方法を説明するための工程順序図である。
【図７】 本発明の望ましい実施形態に係る半導体メモ
リ素子の製造方法を説明するための工程順序図である。
【図８】 本発明の望ましい実施形態に係る半導体メモ
リ素子の製造方法を説明するための工程順序図である。
【図９】 本発明に係る方法によって製造された半導体
メモリ素子の電気的特性を、従来の技術によって製造さ
れた半導体メモリ素子の場合と比較したグラフである。
【符号の説明】
１００ 半導体基板 １０２ 素子分離領域 １０４ 活性領域 １０６ チャンネルストップ層 １０４ａ 第１部分 １０４ｂ 第２部分 １０４ｃ 第３部分

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ゲート電極を形成するための第１部分
    と、ビットラインコンタクトを形成するための第２部分
    と、キャパシタのストレージノードコンタクトを形成す
    るための第３部分を含む活性領域を半導体基板上に限定
    する段階と、 前記活性領域のうち前記第１部分及び第２部分のみを露
    出させるマスクパターンをイオン注入マスクとして前記
    半導体基板の活性領域に第１導電型のドープ剤をイオン
    注入して前記第１部分及び第２部分にのみトランジスタ
    のスレショルド電圧を調節するためのチャンネルイオン
    注入領域を形成する段階とを含むことを特徴とする半導
    体メモリ素子の製造方法。
  2. 【請求項２】 前記活性領域において前記第１部分は２
    つのゲート電極が前記第２部分を挟み相互隣接して形成
    されるように相互隣接した２つの領域より構成されてい
    ることを特徴とする請求項１に記載の半導体メモリ素子
    の製造方法。
  3. 【請求項３】 前記マスクパターンはフォトレジスト膜
    からなることを特徴とする請求項１に記載の半導体メモ
    リ素子の製造方法。
  4. 【請求項４】 前記第１導電型はp型であることを特徴
    とする請求項１に記載の半導体メモリ素子の製造方法。
  5. 【請求項５】 前記活性領域の第１部分上にゲート電極
    を形成する段階と、 前記活性領域の第２部分及び第３部分に各々前記第１導
    電型と反対の導電型である第２導電型のドープ剤をイオ
    ン注入して第１及び第２ソース/ドレーン領域を形成す
    る段階と、 前記ゲート電極に対して自己整列され、前記第２部分に
    形成された前記第１ソース/ドレーン領域に連結される
    第１コンタクトプラグと、前記ゲート電極に対して自己
    整列され、前記第３部分に形成された前記第２ソース/
    ドレーン領域に連結される第２コンタクトプラグを形成
    する段階とをさらに含むことを特徴とする請求項１に記
    載の半導体メモリ素子の製造方法。
  6. 【請求項６】 前記活性領域において前記第１部分は前
    記第２部分を挟み相互隣接した２つの領域から構成さ
    れ、前記ゲート電極は前記２つの領域上に各々１個ずつ
    形成されることを特徴とする請求項５に記載の半導体メ
    モリ素子の製造方法。
  7. 【請求項７】 前記第１コンタクトプラグは前記第２部
    分に形成された第１ソース/ドレーン領域をビットライ
    ンと連結させるためのコンタクトプラグであることを特
    徴とする請求項６に記載の半導体メモリ素子の製造方
    法。
  8. 【請求項８】 前記活性領域において前記第３部分は前
    記第１部分を構成する前記２つの領域を中心に前記第２
    部分の反対側に各々形成された２つの領域から構成され
    ることを特徴とする請求項６に記載の半導体メモリ素子
    の製造方法。
  9. 【請求項９】 前記第２コンタクトプラグは前記第３
    部分に形成された前記第２ソース/ドレーン領域をキャ
    パシタのストレージノードと連結させるためのコンタク
    トプラグであることを特徴とする請求項８に記載の半導
    体メモリ素子の製造方法。
  10. 【請求項１０】 前記第２導電型はn型であることを特
    徴とする請求項５に記載の半導体メモリ素子の製造方
    法。
JP2001185467A 2000-06-27 2001-06-19 チャンネルイオン注入用のマスクパターンを用いた半導体メモリ素子の製造方法 Pending JP2002043439A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR200035707 2000-06-27
KR1020000035707A KR100351055B1 (ko) 2000-06-27 2000-06-27 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2002043439A true JP2002043439A (ja) 2002-02-08

Family

ID=19674226

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001185467A Pending JP2002043439A (ja) 2000-06-27 2001-06-19 チャンネルイオン注入用のマスクパターンを用いた半導体メモリ素子の製造方法

Country Status (4)

Country Link
US (2) US6767787B2 (ja)
JP (1) JP2002043439A (ja)
KR (1) KR100351055B1 (ja)
TW (1) TW508755B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235631A (ja) * 2003-01-29 2004-08-19 Samsung Electronics Co Ltd ランディングパッドを含む半導体装置及びその製造方法
JP2006073981A (ja) * 2004-09-02 2006-03-16 Hynix Semiconductor Inc 半導体素子のセルチャンネルイオン注入方法
JP2006165504A (ja) * 2004-12-03 2006-06-22 Hynix Semiconductor Inc ゲートリセス構造及びその形成方法
JP2008235330A (ja) * 2007-03-16 2008-10-02 Elpida Memory Inc 半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
KR100713905B1 (ko) * 2001-06-29 2007-05-07 주식회사 하이닉스반도체 반도체소자의 제조방법
EP1698033A4 (en) 2003-12-22 2010-07-21 X2Y Attenuators Llc INTERNAL SHIELDED ENERGY PREPARATION
KR100593445B1 (ko) * 2004-02-13 2006-06-28 삼성전자주식회사 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그제조방법들
US7817397B2 (en) 2005-03-01 2010-10-19 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
JP2008537843A (ja) 2005-03-01 2008-09-25 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で重なり合った調整器
KR101390426B1 (ko) 2006-03-07 2014-04-30 엑스2와이 어테뉴에이터스, 엘.엘.씨 에너지 컨디셔너 구조물들
KR20080063882A (ko) * 2007-01-03 2008-07-08 주식회사 하이닉스반도체 반도체 소자 제조방법
CN101459137B (zh) * 2007-12-13 2011-03-23 中芯国际集成电路制造(上海)有限公司 Dram单元晶体管器件和方法
US8421127B2 (en) * 2011-07-15 2013-04-16 Windbond Electronics Corp. Semiconductor device and method for fabricating the same
CN110880300B (zh) * 2018-09-06 2021-03-05 上海和辉光电股份有限公司 显示母板、显示面板及显示面板的制备方法
CN111816658B (zh) * 2019-04-10 2022-06-10 长鑫存储技术有限公司 存储器及其形成方法
KR20220032271A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60263430A (ja) * 1984-06-12 1985-12-26 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS6373685A (ja) * 1986-09-17 1988-04-04 Mitsubishi Electric Corp 半導体レ−ザアレイおよびその製造方法
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5395784A (en) 1993-04-14 1995-03-07 Industrial Technology Research Institute Method of manufacturing low leakage and long retention time DRAM
WO1996022615A1 (en) * 1995-01-17 1996-07-25 National Semiconductor Corporation Co-implantation of arsenic and phosphorus in extended drain region for improved performance of high voltage nmos device
JPH09129871A (ja) * 1995-10-31 1997-05-16 Nkk Corp Ｍｏｓトランジスタおよびその製造方法
JP3716505B2 (ja) * 1996-08-08 2005-11-16 富士通株式会社 半導体装置及びその製造方法
US5677224A (en) * 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US5763311A (en) * 1996-11-04 1998-06-09 Advanced Micro Devices, Inc. High performance asymmetrical MOSFET structure and method of making the same
US5872048A (en) * 1997-02-28 1999-02-16 Micron Technology, Inc. Processing methods of forming an electrically conductive plug to a node location
JP3262752B2 (ja) * 1997-03-28 2002-03-04 松下電器産業株式会社 半導体装置の製造方法
JPH1117140A (ja) * 1997-06-25 1999-01-22 Sony Corp 半導体装置及びその製造方法
EP0926739A1 (en) * 1997-12-24 1999-06-30 Texas Instruments Incorporated A structure of and method for forming a mis field effect transistor
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6008085A (en) * 1998-04-01 1999-12-28 Vanguard International Semiconductor Corporation Design and a novel process for formation of DRAM bit line and capacitor node contacts
KR20000024755A (ko) * 1998-10-01 2000-05-06 윤종용 반도체 장치의 게이트 전극 형성 방법
US6774001B2 (en) * 1998-10-13 2004-08-10 Stmicroelectronics, Inc. Self-aligned gate and method
JP2000183313A (ja) * 1998-12-21 2000-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000243931A (ja) * 1998-12-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
KR20000065719A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자 및 그 제조방법
US6329233B1 (en) * 2000-06-23 2001-12-11 United Microelectronics Corp. Method of manufacturing photodiode CMOS image sensor
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235631A (ja) * 2003-01-29 2004-08-19 Samsung Electronics Co Ltd ランディングパッドを含む半導体装置及びその製造方法
JP2006073981A (ja) * 2004-09-02 2006-03-16 Hynix Semiconductor Inc 半導体素子のセルチャンネルイオン注入方法
JP2006165504A (ja) * 2004-12-03 2006-06-22 Hynix Semiconductor Inc ゲートリセス構造及びその形成方法
JP2008235330A (ja) * 2007-03-16 2008-10-02 Elpida Memory Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100351055B1 (ko) 2002-09-05
US6767787B2 (en) 2004-07-27
US20010054734A1 (en) 2001-12-27
TW508755B (en) 2002-11-01
KR20020001263A (ko) 2002-01-09
US20040232493A1 (en) 2004-11-25

Similar Documents

Publication Publication Date Title
US5489791A (en) Field effect transistor having impurity regions of different depths and manufacturing method thereof
US7189605B2 (en) Method for fabricating semiconductor device
KR100351055B1 (ko) 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법
US7381612B2 (en) Method for manufacturing semiconductor device with recess channels and asymmetrical junctions
US7244650B2 (en) Transistor and method for manufacturing the same
US7348235B2 (en) Semiconductor device and method of manufacturing the same
JP2011211223A (ja) 電荷トラップを有するゲート誘電体を含む揮発性メモリ及びその製造方法
US7633117B2 (en) Capacitorless DRAM with cylindrical auxiliary gate and fabrication method thereof
US6380045B1 (en) Method of forming asymmetric wells for DRAM cells
US7687350B2 (en) Method for manufacturing semiconductor memory device using asymmetric junction ion implantation
JPH1056147A (ja) 半導体装置及びその製造方法
US6762104B2 (en) Method for fabricating semiconductor device with improved refresh characteristics
JP2908146B2 (ja) 半導体装置およびその製造方法
JP3691966B2 (ja) 半導体装置の製造方法
KR100587632B1 (ko) 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의제조방법
KR20060010243A (ko) 메모리소자 및 그의 제조 방법
KR100449252B1 (ko) 디램 메모리 셀의 제조방법
KR930008070B1 (ko) 디램 셀 제조방법
JP2001267533A (ja) 半導体集積回路
KR20050088687A (ko) 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의제조방법
JPH04320059A (ja) 半導体メモリ装置の製造方法
JPH11163290A (ja) 半導体装置とその製造方法
KR20010060037A (ko) 디램(ｄｒａｍ) 셀 캐패시터의 제조방법
KR20000045670A (ko) 디램의 메모리셀 제조방법
KR20070111667A (ko) 비대칭접합이온주입을 이용한 반도체 메모리소자의제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081118