TW508755B - Method of manufacturing semiconductor memory device using mask pattern for channel ion-implantation - Google Patents
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Description
508755 A7 B7 五、發明説明) 發明背景 發明範疇 本發明有關一種製造半導體記憶體裝置的方法，尤其， 有關一種製造具有以一閘電極自動對準之接觸插塞之半導 體記憶體裝置的方法，其包括一通道離組植入步驟，用以 調整一電晶體的臨界電壓。 相關技藝說明 在動態隨機存取記憶體（DRAMs)中，資料的記錄方式為 將電荷（charge)儲存於一記憶體細胞之電容器中。為了將資 料保持記錄於動態隨機存取記憶體中，該資訊必須要以週 期行的方式來再新（refreshed)。資料保存（retention)時間為決 定動態隨機存取記憶體之性能的重要特性之一。對動態隨 機存取記憶體來說，對資料保存時間最具影響力的因數之 一為結漏電流。一 ρ η結邊界之電場或是在一耗盡區的基板 缺陷，會影響結漏電流的產生。因此，必須得降低結漏電 流並增加資料保存時間，以改善動態隨機存取記憶體的性 能。 隨著動態隨機存取記憶體積體密度的增加，一電晶體的 體積變小。然而，與一電晶體體積變小的趨勢來比較的 話，降低操作電壓的趨勢是非常緩慢的。此外，一電晶體 體積變小使得一通道的長度降低，引起短通道效應，如該 電晶體臨界電壓VT之快速降低。.因此，在通道離子植入的 過程中，已逐漸地增加摻雜濃度，以補償VT之降低並調整 VT至一適當的位準。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
線 )⑽ 755 )⑽ 755 五 、發明説明ς 植Γ、1—橫剖面’用來解釋用以調整Vt之傳統通道離子 方法的範例。參考圖1，_ 整個P型半導體基板i。内，包離子植入- ::植入光罩來形成-用來調整VT的摻雜區20。其後， 形成一閘電極24與一卜型源/汲區26。 一當通道離子植人進行於該整個基板ig之上時，如圖^斤 :’孩源/汲區26受到由該通道離子植入所形成之摻雜區 、㈣影響。在此财，在通遒離子植人的過程中，當一接 雜濃度增加以防止-短通道效應時，基板缺陷形成於該隔 離區域12與該源/汲極區域26之間，或是於一空乏區中。 此外，在孩通㈣子植人的過程巾，因為植人—摻雜劑具 有與被離子植入該源/漏極之摻雜劑相反的極性，在該Μ 結邊界之電場增加，因此增加結漏電流。接著，降低了資 訊保存時間。還有，於高濃度進行通道離子植入會增加結 私容。結果，當累積於記憶體細胞之電容器中的資訊，以 電荷的方式被讀取時，該資訊被雜訊淹沒掉了，使得感測 邊際降低’而一位元線之浮動容量增加。 圖2 Α與2 Β為橫剖面，用來說明另一傳統通道離子植入 的方法’使用一反（reverse)閘極圖案44來調整乂丁。在此方 法中’以將一 p -型摻雜劑4 6之植入一區域其為閘電極5 4 將形成於一半導體基板4 〇上之處的方式，使用一以光致抗 钱劑薄膜做為一離子植入光罩的尽閘極圖案4 4，來形成一 用來調整Vt的摻雜區5 0。之後，該閘電極5 4形成於該摻 雜區5 0之上。 裝 訂 五、發明説明（ 在以上參考圖2A與2B所說明之傳統方法中，當裝置之 和fa饴度增加時，形成該反閘極圖案4 4做為通道離子植入 光罩就變得更_了。此外，當以上所述之方法應用於製 造在閘電極54間具有小間距的裝置時，在一通道植入步驟 或是該通道植入步驟後之一閘極圖案化步驟，可產生對不 準或是臨界尺寸之變化所引起的不同問題。例％，當反閑 極圖案44對不準時，以通道離子植入所形成之該摻雜區“ 可能被定位於一隔離區42的邊緣上。該隔離區。的邊緣以 -渠溝隔離方法形成，纟易受到結漏電流的影響。因此， 在此案中，一裝置的操作便.受到反面的影響。 返有另外-個傳統方法，使用_反閘極圖案來進行通道 離子植人，如W2A所示，然後形成—閘電極自動對準該反 閘極圖术然而，在此方法中，植人多層閘電極結構非常 困難。此外，一自動對準接觸形成的處理，即與一閘電極 自動對準之連接墊（丨andingpad)形成的處理，用來產生*戶 積體之半導體裝置，無法在該方法中進行。 阿又 發明總結_ 以達成本發明以上之目標，本發明提供 半導體記憶體裝置的方法。在該方法中' 為了解決以上之問題’本發明之—目標為提供—種 -半導體讀ft裝置的方法，其巾提供—連接—儲存結點 接觸的源/漏極區，不受通道離子植入的影響，同時仍炊 保持半導體記憶體裝置之傳統製造步驟，該裝置且有^ 閘電極接觸插塞自動對準，藉之增加資訊保存時間。、 了 一種製造一種 ’將一作用區域
未紙張尺度適财S S家鮮(CNS) A4«(2i〇^^) A7 B7 五、發明説明（4 (其组成包括一閘電極所形成之處的第一部分、一位元線 接觸所形成之處的第二部分、及一電容器儲存節點接觸所 形成之處的第三部分）定義於一半導體基板之上。一第一 導電型 < 摻雜劑，使用一光罩圖案僅曝光該等第一與第二 邵分做為離子植入光罩，被離子植入該半導體基板之上活 動區，藉此方式僅於該等第一與第二部分形成一通遒離子 植入區，以調整一電晶體之臨界電壓。 4活動區中的第一部分由兩區所組成，將該第二部分夾 於其兩區足間，允許具有該第二部分之兩閘電極形成於 區之間。 還有，在此方法中，一閘電極形成於該活動區之第一部 分上。以離子植入一第二導電型、與該第一導電型相反之 摻冰劑於孩第二及第三部分中的方式，分別將第一與第二 源/汲區形成於該活動區之第二及第三部分中。於是形成 了一第一接觸插塞與該閘電極自動對準、並與在該第二部 分中之第一源/汲區連接，以及一第二接觸插塞與該閘電 極自動對準、並與在該第三部分中之第二源/汲區連接。 該活動區的第一部分由具有該第二部分於其間的兩個鄰 接區組成，而且分別形成閘電極於該等兩區上。 孩第一接觸插塞將形成於該第二部分之該第一源/汲區連 ，至厂位元線。該第二接觸插塞將形成於該第三部分之該 第二源/汲區連接至一電容器之儲存結點。 根據本發明，一與電容器之儲存結點接觸連接之源/漏極 區，不受通道離子植人的料。目此，可以防止在接近該 B7 五、發明説明（ Τ:.區處’由於離子植入對基板所產生的損害，或是由 万；电場增加所增加之結漏電流。 凰示之簡單說明 卞本1月以上的目標與好處’可以參考所附圖式之具體實 _詳細來說明而更加清楚明白。所附之圖式： 回為扶剖面視圖，用來說明一傳統製造半導體記憶 體裝置的方法； ..圖2A#2B為橫剖面視圖，用來說明另-個傳統製造半 導體記憶體裝置的方法； 圖3 A 土 8之圖式說明根據本發明之一具體實施例製造半 導體記憶體裝置的方法；及 、 圖9為H，示根據本發明之一具體實施例所製造之 一半導體記憶體裝置電性與_傳統方法所製造之半導體記 憶體裝置電性的比較。 主_發的詳細說明 圖3A為一半導體基板100的上視圖，其中有以一渠溝隔 離法=形成之一隔離區102。圖3B為圖3A沿著線，方向 橫剖面視圖。如於圖3續3时所示，—牆（現在示範） 及一通道停止層106以一般之離子植入方法形成於該半導體 基板100之上，其中一活動區1〇4由該隔離區所定義。該 活動區104包括一第一部分10如為一閘電極將形成之處、一 第一二部分104b為一位元線將形味之處、及一第三部分1〇如 為一電容器之儲存結點接觸將形成之處。 該活動區104中的第一部分1〇4a，由允許具有該第二部分 8 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公袭·) 508755 A7 B7 五、發明説明（6 ) 104b之兩閘電極夾於其間，彼此相鄰之兩個鄰接區所組 成。該活動區104的第三部分104c由兩個分別於該第一部分 104a外部、位於該第二部分104b兩個相對之邊的區所組成。 圖4A為一上視圖，示該隔離區102形成於其中的半導體 基板100，而一通遒離子植入光罩110形成於其上。圖4B為 圖4 A沿著線IV-IV’方向之一橫剖面視圖。如圖4 A與4 B所 示，形成一做為離子植入光罩之光罩圖案110，其包括一開 口 112用來只曝光該活動區104之第一與第二部分104a與 104b。該光罩圖案110應形成來完全將整個第三部分l〇4c遮 蔽。該光罩圖案110，舉例來說，是以一光致抗蝕劑所形 成。 參考圖5，一p-型之摻雜劑120植入該半導體基·板100中， 使用該光罩110為離子植入光罩，藉之僅於活動區104之第 一與第二部分l〇4a與104b中局部形成一通道離子植入區 122。該p -型之摻雜劑120可以用硼離子或是二氟化硼離子 所形成。當有必要時，該以上之局部通遒離子植入法可以 進行兩次或是兩次以上，以形成一通道離子植入區122。例 如，順序地使用硼離子進行一第一局部通道離子植入法， 及使用二氟化硼離子進行一第二局部通道離子植入法，以 形成該通道離子植入區122。 參考圖6，該光罩圖案110被移除，然後一閘電極130形成 於該活動區104之第一部分104a冬上。一氮化矽薄膜圖案 132，其於該閘電極130之圖案化過程中被使用為一蝕刻光 罩，留在該閘電極130之上表面上。 _z9^_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508755 A7 _______ B7 五、發明説明（7 ^^' 參考圖7，一氮化物襯墊134形成於該閘電極13〇之邊牆與 違氮化秒薄膜圖案132上。之後，一 n _型摻雜劑ι4〇被離子 植入該半導體基板100，分別於該第二104b與第三部分1〇4c 中形成源/沒區142a與142b。該等源/汲區142a與142b可以用一 般之輕微摻雜漏極（LDD)結構來形成，其詳細之說明在此 省略。 接著，一用來連接該源/汲區142a與一位元線的接觸插 塞，形成於在該第二部分l〇4b中所形成之該源/汲區142a 上，而一用來連接該源/汲區142b與一電容器之儲存結點的 接觸插塞，形成於在該第三部分丨〇4c中所形成之該源/汲區 142b上。根據由圖5中所說明之局部通道離子植入方法，該 通道離子植入區122，僅位於該等兩閘電極13〇與一位元線 接觸（其形成於該第二部分l〇4b中、於該等兩閘電極130之間） 之下，於該活動區104中，但是不在形成於該第三部分1〇4(： 之電容器的儲存結點接觸之下。根據此結構，該源/汲區 142b不受通道離子植入的影響。因此，在電容器的儲存結 點接觸之下的源/汲區142b，可以防止由通遒離子植入所產 生的損害’或是由於電場增加所增加之結電容，藉之可以 增加資料保存時間。由於受該通道離子植入區122的影響， 結漏電流可以產生於位元線接觸下之源/汲區142a中，但是 產生於源/汲區142a中之漏電流對資料保存時間的影響很輕 微，因此可以被忽略。 參考圖8，一接觸插塞150a形成於該活動區1〇4之第二部分 104b中’以與該源/汲區142a連接，而一接觸插塞i5〇b形成於 __________-10-__ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） --- 裝 訂
線 508755 A7 B7 五、發明説明（8 ) 該活動區104之第三部分104c中，以與該源/汲區142b連接。 每一個接觸插塞150a與150b的形成方式為與該每一閘電極 130對準。該接觸插塞150a係將該源/汲區142a連接至一位元 線，而該接觸插塞150b係將該源/汲區142b連接至一電容器 之儲存結點。 如以上所述，在根據本發明之一製造半導體記憶體裝置 的方法中，雖然接觸插塞150a與150b(與閘電極130自動對準） 以傳統的過程开）成，該與儲存結點接觸連接之源/沒區142b 受到結電容增加與因結電容增加所引起之漏電流增加的影 響，卻是不受將一細胞電晶體的VT調整至一適當位準所進 行之通道離子植入的影響，因之降低結漏電流。結果，在 一結區之板電阻被降低，使得一細胞電晶體之飽和電流可 以增加。此外，結電容降低，使得一位元線之浮動電容可 以被降低。 圖9係為一圖表，用來估計由本發明一方法所製造之一 半導體記憶體裝置的電性。一半導體記憶體裝置由圖8中 所示之本發明一方法所製造，以得到由圖9所示之估計結 果。在通道離子植入過程中，僅於一閘電.極將形成於其上 的部分及一活動區中一源/汲區與一位元線接觸連接將形 成之處的部分，以每一平方厘米1.0E13的劑量（dose)與30KeV 之離子植入能量，在一第一局部離子植入步驟中，將硼離 子植入，然後，僅於一閘電極將形成於其上的部分及一活 動區中一源/汲區與一位元線接觸連接將形成之處的部 分，以每一平方厘米1.2E13的劑量與30KeV之離子植入能 _'_-11 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 五 、發明説明（ 量，在-第二局部離子植入步帮中… 入。此例以圖9中之_ 〇 _所代表。在 f 一氣化硼離子拍 之條件了，於整個活動區上進行— f— 例中，以以上所述 1中所說明之先前技藝，以圖9中之又通通離子植入’如圖 再新時間所累積之不好細胞數來代表所代表。此兩例以 此外，在通道離子植入的過程中， 〜 入步驟中H閘電極可能會形成於局部離子植 /汲區與-位元線接觸可能形成動《邯分及-源 -平方厘米咖的劑量與3〇KeV之，部分，以每 子植入，然後，在-第二局,部離子= 將删離 電極可能會形成其上之部分及/，僅於一閘 可能形成於—活動區之部分，=區與-位元線接觸 與驗之離子植入能量，將二氧化/離^朱入咖^劑量 9中以-V-為代表。在另一例中 4 -在圖 安 T又通迢離子植入進行於與 上一术例㈣之狀況下’但是該通道離子植人乃以如圖！ 所述之先前技藝來進行。此例以圖9中之I來代表。續等 兩例以再新時間所累積之不好細胞數來代表。 從圖9中所示之結果可知’在以根據本發明局部進行通 祕子植入進行於-活動區之一半導體記憶體裝置，與以 先丽技#所製造之一半導體記憶體裝置相較之下，其累積 之不好細胞數約降低百分之2 〇 _ 3 〇。 ' 在根據本發明之製造一半導體記憶體裝置的方法中，還 使用傳統形成一自動對準接觸用來製造一高度積體半導體 記憶體裝置（即製造一具有一接觸插塞與一閘電極自動對 本紙張尺度適用中國國豕標準(CNS) Α4規格(21〇 X 297公嫠） 508755 A7 B7 五、發明説明（1Q ) 準之半導體記憶體裝置）的步驟，一光罩圖案包括一開口 (其只曝光一半導體基板活動區中一閘電極形成之處的一 部分及一源/汲區與一位元線接觸形成之處的部分）使用做 一離子植入光罩，且因此局部進行一通道離子植入，用來 調整一細胞電晶體vT至一適當的位準。如此，一源/汲區 連接一電容器的一儲存結點接觸，其受到結電容增加及因 結電容增加而使結漏電流增加的影響甚巨，卻不受到通道 離子植入的影響。結果，可以防止在接近該源/汲區連接 至一儲存結點接觸處，由於離子植入對基板所產生的損 害，或是由於電場增加所增加之結漏電流。此外，在一結 區之板電阻被降低，藉之使得一細胞電晶體之飽和電流增 加，而結電容降低，藉之使得一位元線之浮動電容降低。 雖然本發明已參考一特定之具體實施例來說明，但是本 發明不受該具體實施例之限制。對熟知此項技藝之人士而 言，可以對所說明之具體實施例做修正，而不脫離本發明 之精神與範疇。 _-13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
Claims (1)
- A8 B8種t k半導l έ己憶體裝置的方法，包含以下步驟： 7於：半導體基板上定義一作用區域，其包含一閘電極 =成（處之第一邵分、一位元線接點形成之處的第二部 刀及一電谷态儲存結點接點形成之處的第三部分；及 使用僅曝光孩半導體基板上該等第一與第二部分的光 罩圖案做4離子植人光罩，將—第-導電型之摻雜劑離 子植入該活動區，藉此於該第一與第二部分形成一通道 離子植入區，以調整一電晶體之臨界電壓。 2·如申請專利範圍第」項之方法，其中該活動區之第〜部 分由兩區域所組<，其將該第二部分夾置於兩區之間， 允許具有該第二部分夾於其間之兩閘極電極形成。 3·如申請專利範圍第η之方法，其中該光罩係以一光致 抗蝕劑薄膜所形成。 4.如申請專利範圍第η之方法，其中該第—導電型為— Ρ -型。 5·如申請專利範圍第i項之方法，^含以下步驟： 形成一閘電極於該作用區域第一部分之上； 分別於該作用區域之第二部分與第三部分中形成第一 與第二源極/汲極區，以將一第二導電型、與該第—型 相反極性之一摻雜劑離子植入該等第二與第三部分；及 形成一第一接觸插塞，其與該閘電極自動對準，並連 接至於琢第二邵分中所形成之該第一源極/汲極區，並 形成一第二接觸插塞，其與該閘電極自動對準，並連接 至於該第三部分中所形成之該第二源極/汲極。裝 -14- C8 D8 六、申請專利範圍 6·.如申請專利範圍第5項乏古 二 ，、足万法其中孩作用區域之第一 部刀勺、，且 < 係、^具有言亥第二部分介於其間之兩鄰接 區，及閘電極等分別形成於該等兩區域上。 7·如申請專利範圍第6項之方法，其中該第一接觸插塞提 供來將於該第二部分中所形成之該第一源極/汲極區連 接至一位元線。 8.如申請專利範圍第6項之方法，其中該活動區中之第三 邵分之組成，係為分別定位於該第二部分雨對邊、在該 第一部分中之兩區的外面之兩區。 9·如申請專利範圍第8項之方法，其中該第二接觸插塞提 供來將於該第三部分中所形成之該第二源極/汲極區連 接至一電容器之儲存節點。 10·如申請專利範圍第5項之方法，其中該第二導電型為一 η -型。 -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
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