KR100596851B1 - 반도체 소자의 셀 채널 이온 주입 방법 - Google Patents

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Abstract

본 발명은 셀 영역의 비트라인 콘택 영역과 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 불순물을 2회 주입하고 셀 영역의 다른 부분에는 1회만 주입함으로써 저장 전극 콘택 영역의 누설 전류를 감소시키고 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 셀 채널 이온 주입 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 셀 채널 이온 주입 방법은 셀 영역을 구비한 반도체 기판을 포함하는 반도체 소자의 셀 채널 이온 주입 방법에 있어서, 게이트 형성 공정 이전에 셀 채널 이온 주입 공정을 수행하되, 상기 셀 영역 중 비트라인 콘택 영역 및 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 셀 채널 이온 주입 공정을 2회 수행하고 상기 셀 영역의 다른 영역에는 1회 수행하여 상기 비트라인 콘택 영역 및 채널 영역의 에지부의 불순물 농도를 상기 다른 영역보다 증가시키는 것을 특징으로 한다.

Description

반도체 소자의 셀 채널 이온 주입 방법{CELL CHANNEL ION-IMPLANT METHOD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 셀 채널 이온 주입 방법을 도시한 평면도 및 단면도들.
도 2는 본 발명에 따라 제조한 반도체 소자의 문턱 전압 및 포즈 리프레시 시간(pause refresh time)을 도시한 그래프.
본 발명은 반도체 소자의 셀 채널 이온 주입 방법에 관한 것으로, 특히 셀 영역의 비트라인 콘택 영역과 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 불순물을 2회 주입하고 셀 영역의 다른 부분에는 1회만 주입함으로써 저장 전극 콘택 영역의 누설 전류를 감소시키고 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 셀 채널 이온 주입 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 집적도를 높이는 것도 중요하지만, 소자 각각의 특성을 향상시키는 것도 매우 중요하다. 특히 소자의 리프레시 특성은 소자의 동작에 매우 큰 영향을 미치므로 특히 중요하다. 소자의 리프레시 특성을 향상시키기 위하여 채널 이온 주입이나 소스/드레인 정션 이온 주입 조건을 최적화 하는 방법이 제안되었으나, 이것만으로는 소자의 리프레시 특성을 향상시키는 데는 한계가 있다. 이러한 한계를 극복하기 위하여 저장 전극 콘택 영역의 누설 전류를 감소시켜 소자의 리프레시 특성을 향상시키는 방법이 필요하게 되었다.
상기 문제점을 해결하기 위하여, 게이트 형성 공정 이전에 셀 영역의 비트라인 콘택 영역과 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 불순물을 2회 주입하고 셀 영역의 다른 부분에는 1회만 주입함으로써 저장 전극 콘택 영역의 누설 전류를 감소시키고 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 셀 채널 이온 주입 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 셀 채널 이온 주입 방법은
셀 영역을 구비한 반도체 기판을 포함하는 반도체 소자의 셀 채널 이온 주입 방법에 있어서,
게이트 형성 공정 이전에 셀 채널 이온 주입 공정을 수행하되,
셀 영역 중 비트라인 콘택 영역 및 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 셀 채널 이온 주입 공정을 2회 수행하고,
상기 셀 영역의 다른 영역에는 셀 채널 이온 주입 공정을 1회 수행하여 상기 비트라인 콘택 영역 및 채널 영역의 에지부의 불순물 농도를 상기 다른 영역보다 증가시킨 후
게이트 형성 공정 및 소스/드레인 정션 이온 주입 공정을 수행하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 셀 채널 이온 주입 방법을 도시한 평면도 및 단면도들로서, 우측의 단면도는 좌측의 평면도의 I-I'을 따른 단면을 도시한 것이다.
도 1a 내지 도 1c를 참조하면, 셀 영역의 반도체 기판(100) 상에 통상적인 소자 분리 공정을 진행하여 활성 영역(110)을 정의하는 소자 분리막(120)을 형성한다. 다음에는, 1차 셀 채널 이온 주입 공정을 수행하여 셀 영역의 반도체 기판(100) 표면에 불순물을 주입하여 불순물 주입 영역(130)을 형성한다.
도 1b를 참조하면, 비트라인 콘택으로 예정된 영역 및 채널 영역의 에지부(140)를 노출시키는 감광막 패턴(150)을 형성한다. 여기서, 감광막 패턴(150)은 라인형인 것이 바람직하며, 상기 노출되는 채널 영역의 에지부의 폭은 워드라인의 폭보다 작은 것이 바람직하다. 즉, 하기의 2차 셀 채널 이온 주입에 의해 형성되는 불순물 주입 영역(160)과 워드라인과 오버랩되는 영역의 폭(도 1c의 WOL)은 워드라인의 폭보다 작다.
다음에는, 감광막 패턴(150)을 이온 주입 마스크로 2차 셀 채널 이온 주입 공정을 수행하여 노출된 비트라인 콘택 예정 영역 및 채널 영역의 에지부(140)에 불순물을 주입하여 불순물 주입 영역(160)을 형성한다. 상기 2차 셀 채널 이온 주입 공정의 도즈량은 상기 1차 셀 채널 이온 주입 공정의 도즈량의 0.1 내지 10배인 것이 바람직하며, 상기 1차 셀 채널 이온 주입 공정의 불순물은 상기 2차 셀 채널 이온 주입 공정의 불순물과 동일한 것을 이용하거나 다른 것을 이용할 수도 있다.
여기서, 비트라인 콘택 예정 영역 및 채널 영역의 에지부에는 1차 및 2차 셀 채널 이온 주입 공정에 의해 불순물이 2회 주입되고 그 외의 셀 영역에는 1회만 주입되어 비트라인 콘택 예정 영역 및 채널 영역의 에지부의 불순물 주입 농도가 다른 셀 영역보다 높다.
도 1c를 참조하면, 감광막 패턴(150)을 제거하고 워드라인(170) 및 소스/드레인 영역(미도시)을 형성한다.
본 발명의 다른 실시예로서 이온 주입 공정의 순서를 바꾸어 셀 채널 이온 주입 공정을 실시할 수도 있다. 즉, 셀 영역의 반도체 기판 표면에 비트라인 콘택 영역 및 채널 영역의 에지부를 노출시키는 감광막 패턴을 먼저 형성하고 1차 셀 채널 이온 주입을 수행한 후 감광막을 제거하고 별도의 이온 주입 마스크 없이 2차 셀 채널 이온 주입을 수행하여 셀 영역의 반도체 기판 전면에 불순물을 주입할 수도 있다. 이 경우에는 상기 1차 셀 채널 이온 주입 공정의 도즈량은 상기 2차 셀 채널 이온 주입 공정의 도즈량의 0.1 내지 10배인 것이 바람직하다.
도 2는 본 발명에 따라 제조한 반도체 소자의 문턱 전압 및 포즈 리프레시 시간(pause refresh time)을 도시한 그래프이다. 도 2에서 split-1 및 split-2는 각각 1차 셀 채널 이온 주입 공정과 2차 셀 채널 이온 주입 공정의 도즈량을 변경하면서 얻은 문턱 전압 및 리프레시 시간을 나타낸다. 도 2를 참조하면, 본 발명에 따른 셀 채널 이온 주입 방법에 따라 제조한 트랜지스터는 종래의 트랜지스터(reference)와 동일한 문턱 전압을 가지면서 10 내지 27% 개선된 리프레시 특성을 가지는 것을 알 수 있다.
본 발명에 따른 반도체 소자의 셀 채널 이온 주입 방법은 게이트 형성 공정 이전에 셀 영역의 비트라인 콘택 영역과 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 불순물을 2회 주입하고 셀 영역의 다른 부분에는 1회만 주입함으로써 저장 전극 콘택 영역의 불순물 농도를 낮게 유지하여 저장 전극 콘택 영역의 누설 전류를 감소시키고 소자의 리프레시 특성을 향상시키는 효과가 있다.

Claims (8)

  1. 셀 영역을 구비한 반도체 기판을 포함하는 반도체 소자의 셀 채널 이온 주입 방법에 있어서,
    게이트 형성 공정 이전에 셀 채널 이온 주입 공정을 수행하되,
    셀 영역 중 비트라인 콘택 영역 및 상기 비트라인 콘택 영역과 인접한 채널 영역의 에지부에는 셀 채널 이온 주입 공정을 2회 수행하고,
    상기 셀 영역의 다른 영역에는 셀 채널 이온 주입 공정을 1회 수행하여 상기 비트라인 콘택 영역 및 채널 영역의 에지부의 불순물 농도를 상기 다른 영역보다 증가시킨 후
    게이트 형성 공정 및 소스/드레인 정션 이온 주입 공정을 수행하는 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  2. 제1항에 있어서,
    셀 채널 이온 주입 공정은
    1차 셀 채널 이온 주입 공정을 수행하여 상기 셀 영역의 반도체 기판 표면에 불순물을 주입하는 단계;
    상기 비트라인 콘택 영역 및 채널 영역의 에지부를 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이온 주입 마스크로 2차 셀 채널 이온 주입 공정을 수행하여 상기 노출된 비트라인 콘택 영역 및 채널 영역의 에지부에 불순물을 주입하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  3. 제1항에 있어서,
    셀 채널 이온 주입 공정은
    상기 셀 영역의 반도체 기판 표면에 상기 비트라인 콘택 영역 및 채널 영역의 에지부를 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이온 주입 마스크로 1차 셀 채널 이온 주입 공정을 수행하여 상기 노출된 비트라인 콘택 영역 및 채널 영역의 에지부에 불순물을 주입하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    2차 셀 채널 이온 주입 공정을 수행하여 상기 셀 영역의 반도체 기판 표면에 불순물을 주입하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  4. 제2항 및 제3항 중 어느 한 항에 있어서,
    상기 감광막 패턴은 라인 형태인 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  5. 제2항 및 제3항 중 어느 한 항에 있어서,
    상기 노출되는 채널 영역의 에지부의 폭은 워드라인의 폭보다 작은 것을 특 징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  6. 제2항에 있어서,
    상기 2차 셀 채널 이온 주입 공정의 도즈량은 상기 1차 셀 채널 이온 주입 공정의 도즈량의 0.1 내지 10배인 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  7. 제3항에 있어서,
    상기 1차 셀 채널 이온 주입 공정의 도즈량은 상기 2차 셀 채널 이온 주입 공정의 도즈량의 0.1 내지 10배인 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
  8. 제2항 및 제3항 중 어느 한 항에 있어서,
    상기 1차 셀 채널 이온 주입 공정의 불순물은 상기 2차 셀 채널 이온 주입 공정의 불순물과 동일하거나 다른 것을 특징으로 하는 반도체 소자의 셀 채널 이온 주입 방법.
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