KR100728957B1 - 돌기형 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극 탑 부근에서의 기생 트랜지스터 발생으로 인해 야기되는 트랜지스터의 특성 열화를 방지할 수 있는 돌기형 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 돌기형 트랜지스터 제조방법은, 반도체 기판을 식각하여 돌출된 활성영역을 형성하고, 그 주변부에는 상기 활성영역을 정의하는 필드산화막을 형성한다. 활성영역 내의 상부 채널이 형성될 부분에만 선택적으로 산화막 성장 속도를 향상시키는 이온을 주입하고, 필드산화막을 활성영역의 상부면보다 낮은 표면을 갖도록 리세스 식각한다. 상기 활성영역의 표면 노출부를 따라 게이트 산화막을 형성한다. 따라서, 활성영역의 상부면에는 산화막 성장 속도를 향상시키는 이온들의 영향으로 인해 게이트 산화막이 측벽에 비해 두껍게 형성된다. 이처럼 활성영역 상부면의 게이트 산화막이 측벽보다 두껍게 형성될 경우, 상부 채널 부근의 전기장을 기존대비 완화시킬 수 있어, 상부 채널의 모서리 부분에서는 반전이 일어나지 않도록 하는 것이 가능하다. 이로 인해, 게이트 전극 탑 부근에서의 기생 트랜지스터 발생을 최대한 억제할 수 있게 되므로, 트랜지스터의 특성 열화를 방지할 수 있다.
Description
도 1은 종래의 돌기형 트랜지스터 구조를 도시한 사시도이고,
도 2는 도 1의 A-B 단면도이다.
도 3은 본 발명에서 제안된 돌기형 트랜지스터의 구조를 도시한 사시도이고,
도 4는 도 3의 A-B 단면도이다.
도 5 내지 도 10은 도 4의 돌기형 트랜지스터 제조방법을 도시한 공정순서도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는, 트리플 채널(triple channel)을 갖는 돌기형 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이(channel length) 및 폭(width)도 매우 짧아지고 있다. 또한 단채널(short channel) 구조로 가면서 더 이상 문턱전압이 채널 폭과 무관하지 않게 되었다. 따 라서, 특정 소자에서 요구하는 셀 트랜지스터의 문턱전압 타겟을 구현함에 있어, 종래의 2차원적인 평면(plannar) 구조로는 그 한계점에 이르렀다는 것이 일반적인 견해이다.
이를 극복하기 위해 최근 로직 소자(logic device)에서는 3차원 트랜지스터에 대한 연구가 활발히 진행되고 있다. 특히, 트리플 채널을 형성시키는 돌기형 트랜지스터는 차세대 나노 스케일(NANO SCALE) 트랜지스터로서 가장 주목받고 있다.
도 1은 종래의 돌기형 트랜지스터 구조를 도시한 사시도이고, 도 2는 도 1의 A-B 단면도이다. 상기 도면에서 참조번호 11은 반도체 기판을, 참조번호 12는 필드산화막을, 참조번호 13은 게이트 산화막을, 참조번호 14는 도전막 재질의 게이트 전극을 각각 나타낸다. 그리고, 참조부호 S와 D는 소오스와 드레인 영역을, 참조부호 C1, C2, C3는 채널 영역을 각각 나타낸다.
이 구조의 특징은 채널이 형성될 부분의 반도체 기판(참조번호 11a로 표기된 활성영역을 나타냄)을 수직으로 돌출시키고, 그 위에 게이트 산화막(13)과 게이트 전극(14)을 형성하므로써, 게이트 전극(14)이 둘러싼 기판(11)의 3면(도 2c에서 참조부호 C1, C2, C3로 표시된 부분)을 모두 채널로 이용할 수 있도록 트랜지스터를 설계한 것이다.
이처럼 트랜지스터를 설계하면, 채널로서 3면을 이용하기 때문에 온-오프(ON-OFF) 특성이 매우 뛰어나고, 높은 전류구동능력(current drivability)을 지니며, 문턱전압의 백 바이어스 의존성(back bias dependency)이 감소하여 낮은 전압에서도 원하는 디바이스 특성을 얻을 수 있다.
그러나, 이 구조는 측벽 채널(C2),(C3)의 반전전압과 상부 채널(C1) 모서리 부위의 반전전압의 차이가 커서 트랜지스터의 특성 열화가 불가피하다. 즉, 게이트 전극의 탑(top) 부근에 원하는 문턱전압 이하에서 턴-온되는 기생 트랜지스터가 형성된다는 것이다. 기생 트랜지스터가 형성되면 소자 구동시 문턱전압이 낮아지며, 트랜지스터의 컷-오프(cut-off) 특성이 떨어진다. 기생 트랜지스터를 없애기 위해 채널의 이온주입 농도를 높일 경우에는 누설전류가 증가되어 소자의 리프레쉬(refresh) 특성이 떨어지는 결과가 초래되므로, 현재는 이를 적용하는 것이 어려운 상태이다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 활성영역 내의 상부 채널이 형성될 부분에만 선택적으로 산화막 성장 속도를 향상시키는 할로겐 원소를 이온주입하여 이 부분의 게이트 산화막 성장 속도를 측벽 대비 향상시킴으로써 게이트 전극 탑 부근에서의 기생 트랜지스터 발생을 억제하고, 트랜지스터의 특성 열화를 방지할 수 있는 돌기형 트랜지스터 제조방법을 제공하는데 있다.
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상기와 같은 목적을 달성하기 위하여, 본 발명은 돌기형 트랜지스터 제조방법을 제공하며, 이 방법은, 반도체 기판을 식각하여 돌출된 활성영역을 형성하고, 그 주변부에는 상기 활성영역을 정의하는 필드산화막을 형성한다. 활성영역 내의 상부 채널이 형성될 부분에만 선택적으로 산화막 성장 속도를 향상시키는 이온을 주입하고, 필드산화막을 활성영역의 상부면보다 낮은 표면을 갖도록 리세스 식각한다. 상기 활성영역의 표면 노출부를 따라 게이트 산화막을 형성한다. 이때, 활성영역의 상부면에는 산화막 성장 속도를 향상시키는 이온들의 영향으로 인해 측벽에 비해 게이트 산화막이 두껍게 형성된다.
산화막 성장 속도를 향상시키는 이온으로는 할로겐 원소가 사용되며, 그 대표적인 예로는 불소, 요오드, 제논 등을 들 수 있다. 필드산화막은 폴리실리콘 재질의 하드 마스크를 마스킹 레이어로 하여 리세스 식각되며, 식각 공정후에는 리모트 플라즈마를 이용한 식각후처리를 더 실시하는 것이 바람직하다.
상기 구조로 트랜지스터를 제조하면, 활성영역 상부면의 게이트 산화막이 측벽보다 두껍게 형성되므로, 상부 채널 부근의 전기장을 기존대비 완화시킬 수 있게 된다. 이처럼 전기장이 완화되면, 상부 채널의 모서리 부분에 반전이 일어나는 것을 막을 수 있으므로, 게이트 전극 탑 부근에서의 기생 트랜지스터 발생을 최대한 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명에서 제안된 돌기형 트랜지스터의 구조를 도시한 사시도이고, 도 4는 도 3의 A-B 단면도이다.
상기 도면을 참조하면, 이 트랜지스터는 다음과 같이 구성되어 있음을 알 수 있다. 반도체 기판(111)의 소정 영역으로부터 돌출된 활성영역(111a)을 가지며, 이 활성영역(111a) 내에는 채널영역(C1,C2,C3)이 형성된다. 활성영역(111a) 주변의 기판(111)에는 상기 활성영역(111a)의 상부면보다 낮은 표면을 갖도록 필드산화막(114)이 형성되고, 그 위에는 채널영역(C1,C2,C3)과 중첩되어 활성영역(111a)의 상부면을 가로지르는 게이트 전극(118)이 놓인다. 게이트 전극(118)과 활성영역(111a) 사이에는 게이트 산화막(117)이 개재된다. 이때, 활성영역(111a) 상부면의 게이트 산화막(117)은 "h+α"의 두께로 형성되는 반면, 활성영역(111a) 측벽의 게이트 산화막(117)은 "h"의 두께로 형성된다. 게이트 전극(118) 양측의 활성영역(111a)에는 소오스 및 드레인 영역(S),(D)이 형성된다.
이와 같이, 활성영역(111a) 상부면의 게이트 산화막(117) 두께를 측벽 대비 상대적으로 두껍게 형성한 것은, 상부 채널(C1)의 모서리 부분에 반전이 일어나지 않도록 하여 게이트 전극(118) 탑 부근에서의 기생 트랜지스터 발생을 최대한 억제하기 위함이다. /상부 채널 부근의 전기장을 완화시켜 상부 채널 모서리 부분에 반전이 일어나는 것을 막기 위함이다.
도 5 내지 도 10은 상기 구조의 돌기형 트랜지스터 제조방법을 보인 공정순서도이다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 5와 같이, 반도체 기판(111) 상에 패드 산화막(112)과 패드 질화막(113)을 순차 형성한다.
도 6과 같이, 트랜치가 형성될 부분을 한정하는 마스크로 패드 질화막(113)과 패드 산화막(112)을 순차 식각한 후, 패터닝된 이들 질화막(113)과 산화막(112)을 마스크로해서 기판(111)을 소정 깊이 식각하여 트랜치(t)를 형성한다. 그 결과, 기판(111)으로부터 수직으로 돌출된 활성영역(111a)이 형성된다.
도 7과 같이, 트랜치(t) 내부가 충분히 채워지도록 기판(111) 상에 산화막을 형성한 후, 이를 CMP 처리하여 트랜치(t) 내에 필드산화막(114)을 형성한다.
도 8과 같이, 기판(111) 상에 주변회로 영역을 블로킹(blocking)하는 마스크 패턴(미도시)을 형성하고, 그 위로 할로겐 원소를 이온주입한다. 그 결과, 셀 영역에 놓여진 패드 산화막(112) 아래의 활성영역(111a) 내에만 선택적으로 할로겐 원소가 주입된다. 여기서는 편의상, 할로겐 원소가 주입된 영역을 참조번호 115의 이온주입영역이라 명한다. 적용 가능한 할로겐 원소로는 불소, 요오드, 제논 등을 들 수 있으며, 할로겐 원소의 이온주입은 패드 산화막(112) 아래의 활성영역(111a) 표면측에 가깝게 이온주입영역(115)이 형성되도록 그 투사 깊이(Rp)를 조절하는 것이 바람직하다.
도 9와 같이, 주변회로 영역의 마스크 패턴을 제거하고, 플라즈마 건식식각법으로 필드산화막(114)을 일정 두께 리세스 식각하여, 패드 질화막(113)과 패드 산화막(112)을 포함한 활성영역(111a)의 일부를 노출시킨다. 이때, 필드산화막(114)의 리세스 식각은 식각 공정을 진행할 때 활성영역(111a)의 상단 모서리 부위에 탑 노칭(top notching)이 발생하는 것을 방지하기 위해 패드 질화막(113) 위에 폴리실리콘 재질의 하드 마스크를 별도 더 형성한 뒤, 이를 마스킹 레이어(masking layer)로 사용해서 식각을 진행하는 방식으로 공정을 진행할 수도 있다. 그후, 노출된 활성영역(111a) 내의 채널 형성 부위에 발생된 플라즈마 식각 손상(damage)을 제거하기 위해 리모트 플라즈마(remote plasma)를 이용한 식각후처리(post etch treatment:PET) 공정을 진행한다.
도 10과 같이, 패드 질화막(113)과 패드 산화막(12)을 순차 제거한 후, 스크린 산화막(미도시)을 형성하고, 문턱전압 조절용 이온주입공정을 실시한다. 이어, 스크린 산화막을 제거하고, 활성영역(111a)의 표면 노출부를 따라 게이트 산화막(116)을 형성한다. 이때, 활성영역(111a)의 상부면은 이온주입영역(115) 내에 주입된 산화를 가속시키는 할로겐 이온들의 영향으로 인해 측벽에 비해 상대적으로 두꺼운 산화막이 형성된다. 즉, 활성영역 내의 상부 채널(C1)이 형성될 부분(예컨대, 활성영역의 상부면)에는 게이트 산화막(116)이 "h+α" 두께로 형성되는 반면, 측벽 채널(C2),(C3)이 형성될 부분(예컨대, 활성영역의 측벽)에는 게이트 산화막(116)이 "h" 두께로 형성된다. 그후, 도 3 및 도 4와 같이 채널영역(C1),(C2),(C3)과 중첩되어 활성영역(111a)의 상부면을 가로지르는 게이트 전극(117)을 형성하고, 이온주입 공정으로 게이트 전극(117) 양측의 상기 활성영역(111a) 내에 소오스 및 드레인 영역(S),(D)을 형성한다.
이와 같이, 활성영역(111a) 내의 상부 채널(C1)이 형성될 부분에만 선택적으로 산화를 가속시키는 할로겐 원소를 이온주입하여, 이 부분의 게이트 산화막(116) 두께를 측벽에 비해 상대적으로 두껍게 형성시키면, 상부 채널(C1) 부근의 전기장을 기존대비 완화시킬 수 있어, 상부 채널(C1)의 모서리 부분에서는 반전이 일어나지 않도록 하는 것이 가능하다. 그 결과, 게이트 전극(117)의 탑(top) 부근에 원하는 문턱전압 이하에서 턴-온되는 기생 트랜지스터가 형성되는 것을 최대한 억제할 수 있게 된다.
따라서, 본 기술을 적용하면 기존의 돌기형 트랜지스터가 갖는 장점들을 그대로 유지하면서도 트랜지스터의 특성 열화를 방지할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 활성영역 내의 상부 채널이 형성될 부분에 산화를 가속시키는 할로겐 이온을 주입하여, 활성영역 상부면의 게이트 산화막 두께를 측벽보다 상대적으로 두껍게 형성하므로써, 상부 채널 부근의 전기장을 완화시켜, 상부 채널의 모서리 부분에 반전이 일어나는 것을 막을 수 있으므로, 게이트 전극 탑 부근에서의 기생 트랜지스터 발생을 최대한 억제할 수 있을 뿐 아니라 트랜지스터의 특성 열화를 방지할 수 있다.
Claims (6)
- 삭제
- 반도체 기판을 식각하여 돌출된 활성영역을 형성하는 단계;상기 기판에 상기 활성영역을 정의하는 필드산화막을 형성하는 단계;상기 활성영역 내의 상부 채널이 형성될 부분에만 선택적으로 산화막 성장 속도를 향상시키는 이온을 주입하는 단계;상기 필드산화막이 상기 활성영역의 상부면보다 낮은 표면을 갖도록 상기 필드산화막을 리세스 식각하는 단계; 및상기 활성영역의 표면 노출부를 따라 게이트 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 돌기형 트랜지스터 제조방법.
- 제 2항에 있어서,상기 산화막 성장 속도를 향상시키는 이온으로는 할로겐 원소가 사용되는 것을 특징으로 하는 돌기형 트랜지스터 제조방법.
- 제 3항에 있어서,상기 할로겐 원소로는 불소, 요오드 및 제논 중 어느 하나가 사용되는 것을 특징으로 하는 돌기형 트랜지스터 제조방법.
- 제 2항에 있어서,상기 필드산화막은 폴리실리콘 재질의 하드 마스크를 마스킹 레이어로 하여 리세스 식각하는 것을 특징으로 하는 돌기형 트랜지스터 제조방법.
- 제 5항에 있어서,상기 필드산화막의 리세스 식각후, 리모트 플라즈마를 이용한 식각후처리(Post Etch Treatment:PET)를 더 실시하는 것을 특징으로 하는 돌기형 트랜지스터 제조방법.
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|---|---|---|---|
| KR1020050058084A KR100728957B1 (ko) | 2005-06-30 | 2005-06-30 | 돌기형 트랜지스터 제조방법 |
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|---|---|---|---|---|
| KR101078725B1 (ko) * | 2009-02-16 | 2011-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642090B1 (en) * | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
-
2005
- 2005-06-30 KR KR1020050058084A patent/KR100728957B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642090B1 (en) * | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101078725B1 (ko) * | 2009-02-16 | 2011-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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